用于硬件开发 ,浮点器运算的乘法,详细的代码和解释,简化版的乘法
2021-04-15 21:39:50 5KB vhdl乘法
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32位有符号数Booth乘法器,用Verilog代码实现,只是初级的设计。
2021-04-12 12:44:32 3KB Verilog
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此代码利用移位法实现了乘法器,并且对带时钟的进行了改进,分为同步和异步两种,仿真测试没有漏洞。
2021-04-03 17:26:49 53KB Verilog
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16*16Booth2乘法器设计,PDF文档,文末有完整代码及测试代码。包含booth2乘法器详细的基本原理、设计方案、图片详解、完整代码、测试代码及仿真测试结果。高速乘法器设计。
2021-03-31 22:21:19 3.49MB Booth2乘法器 代码 PDF
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FPGA_图像卷积算法_代码、工程(分辨率可变、支持多通道、8个乘法器),以流水并行方式,快速实现算法。
2021-03-30 22:17:14 10.58MB FPGA 图像卷积 分辨率可变 代码、工程
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舍入过程中可以使用直接choping和就近舍入,考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。
2021-03-24 14:18:36 7.18MB VerilogHDL 浮点乘法器 Modelsim Quartus_ii
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博文《Verilog实现16bits*16bits有符号型乘法(1)》的源代码
2021-03-20 20:38:56 3KB verilog乘法 阵列乘法器 Multiplier
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VHDL 乘法器,适用于初学者
2021-03-17 09:06:43 13KB VHDL 乘法器
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neuron_hardware:具有verilog的单个神经元实现。 该节点包含一个乘法器和累加器模块以及一个S型模块,并以64 * 64像素为输入。 到
2021-03-13 14:36:33 4.08MB VHDL
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原码一位乘,两个原码数相乘,其乘积的符号为相乘两数符号的异或值,数值则为两数绝对值之积。这里是原码的设计与实现,包括说明
2021-03-04 20:24:15 287KB 原码一位乘法器
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