搜索【乘法器；】的结果

原码一位乘法器.rar

原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。这里是原码的设计与实现，包括说明

2021-03-04 20:24:15 287KB 原码一位乘法器

1

计算机组成原理课程设计内容，跟着老师的讲解，自己一步步做的。（1）Logisim仿真乘法器，原码一位乘。（2）Logisim仿真乘法器，补码一位乘。

2021-03-04 20:13:50 67KB logisim 乘法器 原码一位乘 补码一位乘

1

verilog HDL 16位乘法器实现及testbench文件

适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。

2021-02-27 09:10:41 2KB testbench+ve HDL 16位乘法器

1

shiyan7.rar

8位硬件乘法器设计源文件

2021-02-27 09:03:45 5.62MB vhdl 乘法器 EDA

1

verilog编写一个符合IEEE标准的32位单精度乘法器

使用verilog实现了设计了一个符合IEEE标准的32位单精度浮点数乘法器，并使用Modelsim进行仿真。

2021-02-24 17:02:30 5.89MB verilog fpga IEEE754 浮点数乘法器

1

32×32高速乘法器的设计与实现.pdf

2021-02-22 17:06:10 321KB 数字ic

1

wallace8_8unsigned(only arithmetic).zip

RT

2021-01-28 11:23:09 707KB 华莱士树乘法器

1

wallace_1212signed(only arithmetic).zip

RT

2021-01-28 11:23:08 3.47MB 华莱士树乘法器

1

wallace16_16unsigned(only arithmetic).zip

RT

2021-01-28 11:23:07 1.8MB 华莱士树乘法器

1

wallace_12_12unsigned(Complete circuit).zip

华莱士树乘法器12*12无符号乘法器

2021-01-28 11:23:07 3.48MB 华莱士树乘法器

1