期中作业-设计文档和仿真报告
1. 算法
根据Booth算法，一个16位二进制数A可被表示为如下形式：
将上述方程应用到A*B后，我们可以得到：
因此，基于Radix-4的Booth算法，我们可以将A*B转化为9个部分积之和。应用Wallace树，每次对三个数求和，可以将九个部分积求和的过程优化成5步。优化方式和具体流程如下图：
## 2. Verilog设计代码
模块之间的调用关系如下图，顶层设计模块为multiplier。
multiplier.v
├─booth_16x16.v
└─wtree_16x16.v
├─full_adder.v
└─half_adder.v
multiplier.v
module multiplier(A, B, M, clk, rst_n);
parameter width = 16;
input
2021-11-18 14:44:44
526KB
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booth_wallace_multiplier
展位编码的华莱士树乘法器
2021-10-21 22:59:03
5KB
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拉格朗日函数（lagrange.m），用于观察高次插值的龙格现象（即振荡现象），详情可参考文章：https://blog.csdn.net/didi_ya/article/details/109407891
2021-10-09 20:03:45
404B
Dimitri P. Bertsekas的国外原版《Constrained optimization and lagrange multiplier methods》
一个约束优化方面非常全面、非常好的国外教材。
约束优化和拉格朗日乘数法
2021-09-29 14:52:00
2.28MB
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Verilog HDL 入门实例（含 ADC、FIFO、ADDER、MULTIPLIER等）
(many very useful Verilog examples : ADC, FIFO, ADDER, MULTIPLIER etc.)
2021-06-20 18:16:10
187KB
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Radix4_Booth_Multiplier
1.算法
根据Radix-4 Booth Multiplier的功能，我们可以发现16位值A可以是：
将上面的函数应用于A乘以B，那么我们可以找到： 然后将有9个部分值，我们可以使用华莱士树来获得fianl产品，如下所示：
2.设计规范
总体设计如下所示： multiplier.v
├─booth_16x16.v
└─wtree_16x16.v
├─full_adder.v
└─half_adder.v 乘数module multiplier (A, B, M, clk, rst_n);
parameter width = 16 ;
input clk, rst_n;
input wire [width - 1 : 0 ] A, B;
2021-06-18 15:39:21
424KB
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该代码为原著作者分享的开源代码~帮你更加深入理解RPCA，包内包含ALM和IALM两种算法~算法速度很快~
2021-04-10 16:22:32
973KB
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