本书系统介绍了数字系统设计相关的知识,主要内容包括:EDA技术、FPGA/CPLD器件、Vefilog硬件描述语言等。本书以Quartus II、Synplify Pro/Synplify软件为平台,以Verilog-1995和Verilog-2001为语言标准,以可综合的设计为重点,以大量经过验证的数字设计实例为依据,系统阐述了数字系统设计的方法与技术,对设计优化做了探讨。
2023-03-20 10:39:02 14.02MB FPGA verilog 数字系统设计
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xilinx官方给出的bayer图像转换成RGB图像数据Verilog程序
这本书涵盖了数电,半导体,verilog设计,当然讲得都是主要部分。
2023-03-19 17:11:09 15.3MB verilog
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1.查表法8b10b编解码程序。简单仿真过。 2.test8b10b.v为测试程序,encoder8b10b_2.v为编码程序,decoder8b10b.v为解码程序。 3.发送端码表为8b10b.mif或者mem_8b10b.v,接收端码表为decoder3b4b.mif(mem_4b3b.v)和decoder5b6b.mif(mem_6b5b.v)。码表是手动输入的,可能存在错误,但是可能性不大。 4.发送端码表为12位,后10位为r-,高两位为r+与r-的关系。
2023-03-18 19:02:45 22KB 8b10b verilog 查表法 多字节编码
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基于FPGA的DDS信号发生器 自己做的一个DDS信号发生器,基本功能实现,下板验证完成,有输出文件,自己只需要改变管脚分配即可使用。工程简介: 1、硬件:Cyclone Ⅳ系列 EP4CE10F17C8 的FPGA芯片;AN9769的数模转化芯片;LCD12864液晶屏显示。 2、软件:基于Quartus Ⅱ,VerilogHDL硬件描述语言。主要有DDS主模块、赋值、按键控制、按键消抖、按键检测、参数选择、波形选择、LCD显示模块、顶层TOP。 3、内容有:01-工程文件、02-硬件连接、03-设计说明、04-参考资料。
2023-03-17 15:47:07 17KB FPGA QuartusⅡ verilog DDS
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经典的verilog设计书籍,亚马逊5星级评价
2023-03-17 13:05:40 7.63MB verilog
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这是一个可以自动生成CRC校验码固件代码的软件,可以用于通信领域CRC校验模块的自动生成。
2023-03-16 17:00:34 59KB CRC代码生成器 Verilog、VHDL FPGA
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verilog实现的简单的aes加密功能
2023-03-16 14:32:43 69KB verilog GCM AES
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超混沌随机数生成 verilog
2023-03-16 10:30:23 2KB chaostic_rngs verilog
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FPGA设计曼彻斯特编解码Verilog源代码 module md (rst,clk16x,mdi,rdn,dout,data_ready) ; input rst ; input clk16x ; input mdi ; input rdn ; output [7:0] dout ; output data_ready ; reg clk1x_enable ; reg mdi1 ; reg mdi2 ; reg [7:0] dout ; reg [3:0] no_bits_rcvd ; reg [3:0] clkdiv ; reg data_ready ; wire clk1x ; reg nrz ; wire sample ; reg [7:0] rsr ; // Generate 2 FF register to accept serial Manchester data in always @(posedge clk16x or posedge rst) begin if (rst) begin mdi1 <= 1'b0 ; mdi2 <= 1'b0 ; end el