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fpga实现基于verilog语言的4fsk调制解调

设计一个基于开发板的通信系统，要求在给定的开发板DE10-Lite上，完成以下任务： 1）完成数模转换、四进制调制解调（fsk）； 2）载波是正弦波，频率硬件可调。

2019-12-21 20:50:44 9.81MB fpga verilog fsk 调制解调

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基于Verilog HDL的2FSK调制

用Verilog HDL语言使用Quartus实现2FSK调制，在其中使用了pll,rom.

2019-12-21 20:48:15 5.69MB 2fsk调制

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基于Verilog的低功耗矩阵键盘扫描设计

基于Verilog的低功耗矩阵键盘扫描设计，电路处于低功耗模式，在检测到有按键按下时，开始正常工作并扫描按键，判断是哪个按键被按下，得出键值后再次进入低功耗模式。

2019-12-21 20:40:06 3KB fpga 矩阵键盘 低功耗模式 verilog

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基于Verilog的FPGA步进电机控制

基于Verilog的FPGA步进电机控制，用fpga实现步进电机运转

2019-12-21 20:38:37 16KB 步进电机

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基于verilog的数字时钟设计

2019-12-21 20:38:29 8MB verilog hdl

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基于verilog的多周期cpu附设计图和流程运行图

包括两个部分第一部分是基于verilog的多周期cpu代码，第二部分是cpu运行时的流程与各个部件均以图的形式表示出来，也就是是我实验报告中的截图，清晰形象。

2019-12-21 20:33:04 746KB verilog 多周期CPU

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基于Verilog语言的电子秒表设计

基于Verilog语言的电子秒表设计，使用的FPGA板为Cyclone IV E:EP4CE6E22C8

2019-12-21 20:32:53 3.21MB Verilog 电子秒表

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基于verilog的数字钟

一个基于verilog的数字钟程序,用xilinx的basys2开发板

2019-12-21 20:31:25 27.37MB verilog 数字钟 basys2

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基于Verilog HDL的数字时钟设计

个人课程作业，基于Verilog HDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用，请注明出处。

2019-12-21 20:30:49 212KB HDL 代码报告

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4fsk调制与解调基于Verilog HDL语言

2019-12-21 20:25:04 736KB 4fsk调制

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