搜索【基于Verilog】的结果

基于verilog的数字时钟设计

2019-12-21 20:38:29 8MB verilog hdl

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基于verilog的多周期cpu附设计图和流程运行图

包括两个部分第一部分是基于verilog的多周期cpu代码，第二部分是cpu运行时的流程与各个部件均以图的形式表示出来，也就是是我实验报告中的截图，清晰形象。

2019-12-21 20:33:04 746KB verilog 多周期CPU

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基于Verilog语言的电子秒表设计

基于Verilog语言的电子秒表设计，使用的FPGA板为Cyclone IV E:EP4CE6E22C8

2019-12-21 20:32:53 3.21MB Verilog 电子秒表

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基于verilog的数字钟

一个基于verilog的数字钟程序,用xilinx的basys2开发板

2019-12-21 20:31:25 27.37MB verilog 数字钟 basys2

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基于Verilog HDL的数字时钟设计

个人课程作业，基于Verilog HDL的数字时钟设计，包括源代码和设计报告，供交流学习使用。如有使用，请注明出处。

2019-12-21 20:30:49 212KB HDL 代码报告

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4fsk调制与解调基于Verilog HDL语言

2019-12-21 20:25:04 736KB 4fsk调制

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基于Verilog HDL的数字系统应用设计

基于Verilog HDL的数字系统应用设计，西安电子科技大学出版社。非影印版。

2019-12-21 20:22:35 18.66MB VerilogHDL

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基于verilog代码实现fpga ethernet接口

基于quartus fpga实现ethernet的发送模块代码，包含以太网组帧结构及状态转换控制

2019-12-21 20:19:21 4.54MB Ethernet fpga verilog

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基于Verilog的蜂鸣器播放《纸短情长》音乐

基于EP4CE6F17C8芯片，ROM中加载了《纸短情长》的部分音乐

2019-12-21 20:16:22 4.42MB Verilog

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基于verilog的信号发生器

基于verilog的信号发生器，基于数字直接调频(DDS)技术,内含源代码

2019-12-21 20:13:46 282KB verilog dds 信号发生器

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