ISE license, 14.7版本测试可用，其它应该也可用，IP比较全

xilinx FPGA XADC IP模块，verilog，可直接使用

此书第12章和第14章的光盘文档及源文件

内容名称：DDR3（AXI4接口）工程代码 工程环境：Xilinx VIVADO 2018.3 内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，设计了外部读写模块 Verilog 代码，并对读写模块进行封装，封装成一个类似 Block RAM / FIFO 的黑盒子，以便在实际使用中直接调用外部接口。本工程将核心参数（比如数据位宽、DDR 突发长度、数据量大小等）设置成 parameter，便于读者根据自身项目需求进行调整。本工程经过 FPGA 上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。 适合人群：FPGA（VIVADO）使用者，掌握 Verilog。 阅读建议：结合主页博客讲解进行阅读。

内容名称：DDR3（APP/Naive 接口）工程代码 工程环境：Xilinx VIVADO 2018.3 内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，读写位宽设置为 128 比特，并设计了外部读写模块 Verilog 代码，直接对 Xilinx 定义的 APP 接口进行操作。本工程已经过 Testbench 测试无误，并已将仿真所需的头文件 ddr3_model_parameters.vh 和 DDR3 仿真模块文件 ddr3_model.sv 添加进工程中，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。 适合人群：FPGA（VIVADO）使用者，掌握 Verilog。 阅读建议：结合主页博客讲解进行阅读。

Xilinx Srio详解&IP核使用，还算比较有用的资料，尤其是对IP核接口各个信号的说明很有用，基本值得参考

xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料 xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料

xilinx ise 14.7 破解,找了好久才找到的，xilinx ise 14.7 版本，好像用的不是很多，所以资源不好找,至于怎么加载license,简单，百度即可.

xilinx Timing Constraints User Guide

xilinx FPGA ROM IP核的使用（VHDL&ISE）