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verilog实现axis接口读写I2C，代码中包含master/slave两部分

verilog实现axis接口读写I2C，代码中包含master/slave两部分 master: axis to I2C slave : I2C to axis

2021-07-10 15:07:34 3KB verilog

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流水线verilog 实现

五级流水线的verilog实现，需要在PFGA上实现，modelsim中运行成功

2021-07-08 19:18:22 8KB 流水线 verilog

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基于cyclone2 FPGA设计Verilog实现4位电子密码锁并数码管显示quartus13.0工程文件

2021-07-08 12:04:18 1.45MB 4位电子密码锁 FPGA设计密码锁 Verilog实现4位电子密码锁 于cyclone2FPGA设计

用 verilog 实现 minst 数字识别

用verilog实现minst 的数字识别, 可以用modelsim看结果, 如果要部署到fpga上, PL的资源要非常非常多代码下载包含5个仿真文件 https://blog.csdn.net/howard789/article/details/111346263

2021-07-05 10:59:40 405KB verilog minst ai

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同步FIFO与异步FIFO的Verilog实现(附源代码和测试代码).doc

同步FIFO与异步FIFO的Verilog实现(附源代码和测试代码)

2021-07-04 23:13:24 160KB 同步FIFO 异步FIFO Verilog实现

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md5全流水verilog实现——64级流水线

md5全流水加密模块，经Modelsim仿真验证无误

2021-07-03 09:09:38 7KB verilog md5 加密解密

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基于APB总线的MD5加密模块verilog实现

MD5加密模块内置控制轮数的状态机，可加密多组512位数据，对于长度超过448位的数据可以进行分组加密（分成两个或两个以上512为数据分组），添加了APB总线功能模型并通过Modelsim验证成功

2021-07-03 09:09:38 6KB md5 verilog apb

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bitonic双调排序算法，包括c代码和verilog实现

bitonic双调排序算法，包括c代码和verilog实现也可以到我的github页面下载 https://github.com/tishi43/bitonic_my https://github.com/tishi43/bitonic_verilog

2021-07-01 09:05:47 11.71MB bitonic fpga verilog 排序

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verilog实现的RAM程序

此程序是用verilog编写的RAM模块，各种信号都很全，已经通过仿真验证。

2021-06-30 17:10:09 666B verilog RAM

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FIFO的Verilog实现

同步和异步FIFO的Verilog实现，Modelsim仿真,其中有FPGA具体实现的文档

2021-06-30 16:27:50 737KB FIFO

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