本文档的主要内容详细介绍的是基于quartusII 的8位数字抢答器设计的资料合集
2019-12-21 20:58:12
1.82MB
1
本人自己编写的FPGA异步串口通信模块（UART），基于QUARTusII环境，verilog语言编写，包含仿真和全部程序及说明，验证通过，具有很好的稳定性和参考价值！
2019-12-21 20:41:03
2.16MB
1
南昌大学2015年EDA实验课最后一个规定实验，Quartus版本为9.0，所用芯片为EP2C35F672C8
2019-12-21 20:35:49
473KB
1
quartusii的PLL IP核分频和倍频，并且仿真通过，quartusii的PLL IP核分频和倍频
2019-12-21 20:27:01
2.96MB
1
该文件为QuartusII的工程文件，是直方图均衡图像增强的硬件实现，使用verilog编写。共4个子模块，总共6个输入输出引脚，输入：clk为时钟引脚，rst是复位信号*（高位有效），imagesize是ROM中存储灰度图的像素个数。输出：error是错误信号，image是经过处理后的输出像素灰度，req是处理完成的信号，在req为高是，image输出有效。
2019-12-21 20:24:37
3.38MB
1
用VHDL语言设计实现一个10 秒倒计时电路，要求使用8×8点阵显示计时结果。在QuartusII平台上设计程序和仿真题目要求。之后显示交通灯功能。
2019-12-21 20:19:48
807KB
1
VHDL数字系统设计与测试课程的计数显示电路，附源代码、原理图、波形图，有状态转移图，最后附波形仿真，采用quartusII进行仿真。
2019-12-21 20:19:46
98KB
1
以下几个功能：
（1）能进行正常的时、分、秒计时功能；
（2）分别由六个数码管显示时、分、秒的计时；
（3）系统有时钟保持功能；
（4）系统有时钟清零功能；
（5）系统能够进行快速较分校时；
（6） 时钟具有整点报时功能（时钟从59′53″开始报时，在59′53″、 59′55″和59′57″、时报时频率为500Hz，59′59″时报时频率为1KHz）。
2019-12-21 20:19:32
260KB
1