资料中含有的是书籍《 verilog hdl数字系统设计及仿真》中的所有代码，方便学习者使用quartus II和modelsim联调进行功能和时序仿真。 其中不仅包括常见功能电路的HDL模型代码，如锁存器与触发器、编码器与译码器、寄存器、计数器、分频器、乘法器、存储单元。 同时还有完整设计实例的代码，如异步FIFO、三角函数计算器、简易cpu模型的全部verilog代码。

Verilog / FPGA高效的Viterbi解码算法。 概述 维特比算法作为卷积码的最大似然（ML）解码技术而闻名。 （n，k，m）维特比解码器中的路径存储单元负责跟踪与由路径度量单元指定的尚存路径相关联的信息位。 维特比解码器和二进制卷积码由三元组（n，k，m）表示，其中： 每当接收到k个输入位时，就会生成n个输出位。 k是输入序列的数量（因此，编码器由k个移位寄存器组成）。 m表示必须存储在编码器中的先前k位输入块的数量。 格子图 格状图通常用于可视化维特比算法如何做出最大似然（ML）解码决策。 带有最终ML路径的示例网格如下所示 新颖的路径内存节省技术 Viterbi解码器通常基于FPGA / ASIC，因此在路径存储器的大小上具有上限。 提出了一种用于节省路径存储器的新颖方法，用于维特比解码器。 成功开发了许多使用该路径存储器的回溯式维特比解码器。这表明，使用这种高效存储

基于Verilog HDL 的信号发生器的设计

包含大量源代码，主要是一些基础的逻辑模块，还用一些常用的工程源文件。

设计与验证：Verilog_HDL.pdf + 光盘Examples

AD73360 AD转换模块驱动源代码。适用于ISE14.7开发环境。Verilog HDL硬件描述语言

verilog HDL 各种学习资料。

3.3 三种建模方式在HDL的建模中，主要有结构化描述方式、数据流描述方式和行为描述方式，下面分别举例说明三者之间的区别。 3.3.1 结构化描述方式结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（HDL概念称为例化），并使用线网来连接各器件的描述方式。这里的器件包括Verilog HDL 的内置门如与门and ，异或门xor等，也可以是用户的一个设计。结构化的描述方式反映了一个设计的层次结构。例[1]：一位全加器 图4 一位全加器的结构图 代码： module FA_struct (A, B, Cin, Sum, Count); input A; input B; inp

verilog hdl 与通信系统基础知识相结合

电梯控制系统，采用verylog编程 数字电路实现