Viterbi-Decoder-in-Verilog:Verilog中Viterbi解码算法的有效实现

Verilog / FPGA高效的Viterbi解码算法。 概述 维特比算法作为卷积码的最大似然（ML）解码技术而闻名。 （n，k，m）维特比解码器中的路径存储单元负责跟踪与由路径度量单元指定的尚存路径相关联的信息位。 维特比解码器和二进制卷积码由三元组（n，k，m）表示，其中： 每当接收到k个输入位时，就会生成n个输出位。 k是输入序列的数量（因此，编码器由k个移位寄存器组成）。 m表示必须存储在编码器中的先前k位输入块的数量。 格子图 格状图通常用于可视化维特比算法如何做出最大似然（ML）解码决策。 带有最终ML路径的示例网格如下所示 新颖的路径内存节省技术 Viterbi解码器通常基于FPGA / ASIC，因此在路径存储器的大小上具有上限。 提出了一种用于节省路径存储器的新颖方法，用于维特比解码器。 成功开发了许多使用该路径存储器的回溯式维特比解码器。这表明，使用这种高效存储