北京邮电大学的大二下教学使用教材的课件。

VivadoIP数字系统设计流程，硬件设计模块操作流程

工程实现：在LCD液晶显示屏上显示数字时钟，自动按秒计时，可由用户通过按键控制时钟暂停，并设置时、分的值。 程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。 经测试，工程可成功下载到开发板上并运行。相关博文见主页。

工程实现：PC机与开发板互传单字节数据（8位二进制数/2位十六进制数）；PC通过串口助手发送数据，开发板接收到后显示在LCD上；用户通过拨动开发板上的8个开关来设置发送数据，设置完后按下按键发送，数据显示在LCD上，PC接收到后在串口助手中显示。 程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。 经测试，工程可成功下载到开发板上并运行。相关博文见主页。

数字系统设计的课程作业（工程代码和实验报告）：功能包括：（1）设计一个4位密码锁，用户拨动相应的开关进入输入密码状态，输入4位密码，按下确定键后，若密码正确，锁打开，若密码错误，将提示密码错误，要求重新输入，三次输入都错误，将发出报警信号。 （2）用户输入密码时，在按下确定键之前，可以通过按退格键修正，每按一次退格键消除一位密码。 （3）报警后，只有管理员作相应的处理（专用按键）才能停止报警。 （4）管理员可以通过设置（专用按键）更改密码。 （5）如果没有预置密码，密码缺省为“0000”。 （6）正确开锁后，用户处理完毕后，按下确定键，系统回到等待状态。 （7）系统操作过程中，只要密码锁没有打开，如果10秒没有对系统操作，系统回到等待状态。 （8）系统操作过程中，如果密码锁已经打开，如果20秒没有对系统操作，系统自动上锁，回到等待状态。

东南大学 信息学院 短学期 数字系统设计 源代码 FPGA 自动售货机

基于Quartus II的数字系统Verilog HDL设计实例详解 很经典的书籍！高清！

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VHDL/FPGA 数字系统设计——打地鼠游戏，文章：https://blog.csdn.net/weixin_45917364/article/details/118680513

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