riscv-simple-sv 这是用于教学目的的简单RISC V（rv32i）内核的集合。 它们是用SystemVerilog的子集编写的，是开源硬件综合框架和理解的， 是C ++编译器的开源Verilog。 该实现非常简单，没有麻烦，并且已明智地进行了模块化，因此综合工具生成的原理图是可读的。 当前实现了三个核心： 单周期内核（每个周期一条指令，单独的指令和数据总线）， 多周期内核（每条指令多个周期，一条存储器总线，一个加法器）， 流水线核心（五级流水线）。 单周期内核改编自 。 已对代码结构进行了修改，以提高可读性，并修复了一些错误。 测验 核心使用。

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RISC-V核心Altera 该项目是围绕基本RISC-V核心的工具链和系统的实现。

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Rocket是一款64bit的标量处理器，5级流水线，采用的是risc-v指令集，集成FPU，并有许多or1200没有的特性，比如：无阻塞缓存、分支预测、返回地址堆栈、硬件页表填充、cache支持ECC、支持多核等 文档是rocket-chip的架构说明

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