次设计在EDA开发平台QUARTUSⅡ6.0上利用VHDL语言设计六人抢答器电路。电路中设有六个抢答键，可供六人同时抢答；我们利用一个二十进制计数器,将其输入频率设定为一赫兹,成功实现了二十秒倒计时的功能；我们利用VHDL语言中的IF和CASE语句结合空操作语句NULL实现开始抢答与超前抢答的区别；各个模块配以一时钟频率由蜂鸣器输出可实现抢答成功、超前抢答犯规、超时抢答等各种情况的报警效果；本设计采用的是杭州康芯电子有限公司生产的GW48系列/SOPC/EDA实验开发系统，FPGA目标芯片型号为Altera公司的Cyclone系列中的EPIC6Q240C8。芯片配置成功后锁定引脚下载即可进行硬件测试：选择实验电路结构图NO.5，使CLK1与CLKOCK5相接(接受1024Hz时钟频率)，CLK 与CLOCK0相接(接受1Hz时钟频率)，报警输出接SPEAK，六位选手分别对应实验箱上的1～6键，键7为抢答开始键，当其未按下就进行抢答则为超前犯规，按下后二十秒倒计时开始，选手进行抢答，按实验箱上的复位键则可重新开始下一轮的抢答。

基于vhdl的串行扫描显示电路设计，打开工程文件就可实现，并提供下载文件。

VHDL中的MIPS处理器 ECEC 355的学期项目。 用法 在此处下载所有.vhd文件，并将它们添加到modelsim中的项目中。 将二进制mips指令放置在文件instructions.txt ，并将其放置在与这些.vhd文件相同的目录中。 mips编译器将从该文件中读取二进制指令，并在第一个时钟周期后运行它。 在modelsim命令行上，运行source setup.tcl 。 这是一个小脚本，可以自动编译代码，生成仿真（尽管它不会运行）并将对象添加到wave视图中。 如果这不起作用，那么您可以按照常规方式编译并运行。 代码如何运行 在第一时钟周期始终专用于读出从代码instructions.txt ，并将其保存到指令存储器（在发现instruction_memory.vhd ）。 它与处理器本身无关。 这只是初步行动。 从第二个时钟周期开始，即程序运行时。 在第一个时钟周期

用VHDL语言编写， （1）实现多功能数字钟的蜂鸣器发声（音乐）以及发光二极管闪烁提醒整点报时。 （2）正确的校时校分。 （3）设计简单易懂，便于大家学习。

正弦波发生器，利用.mif文件定制LPM_ROM加上地址发生器

使用VHDL控制FPGA VGA显示彩条和棋盘格

基于VHDL的数字时钟课程设计，适用大学的电子设计自动化等方面的课程设计。

数字时钟_VHDL程序 数字时钟_VHDL程序 数字时钟_VHDL程序

qam仿真matlab代码RTL_QAM 该项目是使用VHDL设计的，以实现M-QAM调制。 设计软件： 生长激素 韵律 Xilinx Vivado Webpack 系统结构 顶级目录结构 . ├── QAM_Vivado # Vivado Project (Timing constraints, source codes also included withing the project) ├── docs # Documentation files ├── ghdl_src_DUT # files to be tested using ghdl (for test run ./compile) ├── sim # Simulation and Verification scripts │ ├── matlab # qam constellation and modulator behaviour verification │ └── gnuradio # Constellation Verification in RealTime using USRP. ├── src # VHD

硬件滚动显示学号，无bug