本文以综述的形式给出了相干解调和非相干解调技术的比较。本文在保留非相干差分解调方案拥有的快速同步,以及硬件实现简单等优点的同时,利用判决反馈均衡(DFE)、非冗余纠错(NEC)等技术来提升常规差分解调器的性能,并且利用几种技术的结合提出了多种新的解调方案。
2021-04-16 11:43:25 2.26MB GMSK
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gaisler公司公布的最新LEON开源代码
2021-04-08 12:01:00 39.68MB leon SPARCV8
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fpga ic 面试必备
2021-03-27 20:02:48 2.6MB fpga verilog
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Motionnet®是日本脉冲马达株式会社提倡的超高速串行通信系统。我公司独自开发的3种ASIC是一种综合性省配线系统,它是在G9000系列的基础上,通过通信速度达20Mbps的串行通信,除了可进行FA领域所要求的输入、输出控制、电机控制以外,也能够对充分运用高速性的CPU仿真、通讯ASIC进行远程控制。总之,完全省配线的通信系统。在输入、输出控制的循环通信中,以最快15.1μsec的速度经常进行4Byte的数据传送,其间可使电机控制、LSI控制数据等最大256Byte的数据中断进行通信。通信时间可运用预设的计算公式进行计算,保证了FA领域所需的实时性。我们对我公司制的FA控制等的基础通信系统解决方案抱有信心,并向您推荐使用。
2021-03-24 21:28:17 893KB Motionnet ASIC G9001A NP
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nVidia ASIC Design 笔试题(附部分答案).doc
2021-03-22 19:18:54 31KB nVidia
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针对大规模的ASIC/SoC设计,当RTL设计在仿真需要大量的仿真时间时,最好进行FPGA的硬件仿真加速;而且,在原型验证阶段,当一片FPGA无法承载整个设计的综合后网表时,需要进行设计分割。本文为FPGA硬件加速和设计分割管理工具HES-DVM的中文培训教程,由Aldec中国的技术FAE翻译、整理和发布的官方培训材料。
2021-03-12 10:40:56 2.53MB FPGA 硬件加速 Partit ASIC
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成都理工大学《可编程ASIC技术及应用》2013年期末考试试卷
2021-03-06 22:02:52 390KB 供应链管理
加密货币 加密货币的ASIC和FPGA设计。
2021-03-02 09:07:08 57KB
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介绍了UPF的标准,适应于芯片设计中的low power设计。
2020-02-23 03:01:42 2.67MB Low power ASIC
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介绍集成电路设计软件Tanner.Pro.,很适合入门
2020-01-27 03:17:11 3.91MB VLSI FPGA ASIC EDA
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