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用于FPGA硬件加速和设计分割的HES-DVM培训教程
针对大规模的ASIC/SoC设计,当RTL设计在仿真需要大量的仿真时间时,最好进行FPGA的硬件仿真加速;而且,在原型验证阶段,当一片FPGA无法承载整个设计的综合后网表时,需要进行设计分割。本文为FPGA硬件加速和设计分割管理工具HES-DVM的中文培训教程,由Aldec中国的技术FAE翻译、整理和发布的官方培训材料。
2021-03-12 10:40:56
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