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基于verilog 语言的数字电子钟设计

基于verilog 语言的数字电子钟设计，数码管实时显示时、分、秒的数字时钟（24小时显示模式）；可以调节小时，分钟；能够进行24小时和12小时的显示切换；可以设置任意时刻闹钟，并且有开关闹钟功能；有整点报时功能，几点钟LED灯闪亮几下。

2021-01-06 10:33:16 3.88MB verilog 电子钟

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基于Verilog二分频的testbench源码

使用Verilog语言编写的二分频testbench的源代码，可以直接加入仿真软件中进行仿真测试。

2020-05-05 22:36:45 12KB Verilog testbench

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基于Verilog的交通灯设计（EDA课程设计）

这是一份基于Verilog的交通灯设计工程文件，已经在QUARTUS II 8.0 (32-BIT)上测试通过，而关于十字路口交通灯控制系统的工作原理的资料建议自行到网上找一找。

2020-04-16 15:07:28 988KB Verilog 交通灯设计 EDA课程设计 QUARTUS

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基于verilog语言的实例

基于verilog的几十个实例，适合初学者入门，同时也可以做为开发者使用相关模块或语法时查找的资料。

2020-01-14 03:01:03 4.86MB FPGA verilog实例

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基于verilog语言的数字时钟设计

有计时，跑表，闹钟，调整时间四大功能，功能完善，消逗也不错，

2020-01-04 03:14:53 1009KB verilog 数字时钟

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基于verilog的iir滤波器设计

基于verilog的iir滤波器设计，MATLAB与verilog程序对应。

2020-01-03 11:34:58 99KB iir滤波器，FPGA，Verilog

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基于Verilog的七人表决器工程（包含整个QuartusII工程）

这个是在QuartusII 平台上用VerilogHDL语言写的七人表决器工程，用的是文本输入方式。芯片选的是用的Cyclone II：EP2C35F484I8芯片。其中双击.qpf文件可直接打开此工程；双击.v文件可打开此程序源码；双击.vwf可打开此工程的仿真文件，可以直接仿真结果。

2020-01-03 11:32:46 280KB Verilog HDL Quartus II

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基于verilog的亮度jpeg压缩算法

自己写的亮度JPEG压缩，verilog。内有总模块和各个分模块的仿真，除了没有对外协议包含整个压缩过程。本人实验用的是串口作为对外协议，算法下载到FPGA中输出图像有效。

2020-01-03 11:32:25 81.81MB jpeg verilog FPGA

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基于verilog的FPGA实验教程

全面的实验教程，仿真，开发板的调试，代码完全正确！

2020-01-03 11:18:13 12.4MB FPGA VERILOG

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基于VERILOG HDL的信号发生器

用VERILOG HDL编程实现各种信号波形输出

2020-01-03 11:17:35 1.25MB HDL 信号发生器

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