基于cyclone系列，通过verilog语言实现BCH编码。BCH码是一种常用的线性分组码，这种编码方式能够检验并纠正1~3葛错误，具有较高的编码效率

本代码使用vivado2018.3开发，在artix-7系列的FPGA平台上实现了波特率为9600的串口自发自收，已下载到开发板上验证，真实可用。保留了接口，方便接入其他模块调试。

个人开发项目中使用到的spi接口模块设计，包含源代码及仿真工程，共享出来供大家交流学习。接口相对比较简答，采用四线制，主要涉及到数据接收发送过程中状态机控制转换及数据移位操作；模块仿真工具基于modelsim，使用到的ram ip通过quartus生成，运行仿真工程前需按照tb.do设置好quartus lib的路径后，windows下直接双击 do_tb.bat即可运行模块仿真

这个是在QuartusII 平台上用VerilogHDL语言写的四位全加器工程，用的是原理图输入方式。 其中包含三个文件夹对应的三个工程分别为一位半加器、一位全加器、四位全加器；从底向上的编程思想，先建立一位半加器工程-接下来是一位全加器-最后4位全加器--三个工程皆可独立运行。 芯片选的是用的Cyclone II：EP2C35F484I8芯片。 其中双击.qpf文件可直接打开此工程；双击.v文件可打开此程序源码；双击.vwf可打开此工程的仿真文件，可以直接仿真结果。 有疑问可随时私聊我解答。

基于Verilog的 RISC CPU设计 全部可综合 仅供参考

国密SM3算法，基于Verilog实现，亲测可用，且性能优良，2Gbps 国密SM3算法，基于Verilog实现，亲测可用，且性能优良，2Gbps

这是一个基于verilog设计的浮点型计算器，里面包括verilog代码，测试代码，PIPELINE的设计

设计一检测电路，搜索帧同步码。要求在搜捕态能够正确地从数据流中提取帧同步码，在达到一定设计要求时进入稳定同步态。同时，要求帧同步检测电路具有一定的抗干扰能力，在稳定同步态发现帧失步次数超过设计要求时，系统要进入搜捕状态。

基于Verilog语言编写的TCP代理程序，部署在FPGA上加速TCP代理功能

FPGA交通灯课程设计，基于Verilog程序语言。包含课程任务书、源代码程序、对应PPT、实验结果的视频讲解。可查看相应的文章详解：https://zhiqianghe.blog.csdn.net/article/details/107022548。