这是一个工程例子，使用VCS，DVE，Verdi工具 对一个线性状态机的时序进行断言，使用的是Systemverilog语言，是初学SVA验证的入门。 线性状态机有IDEL，WAIT0，CNT1，，，CNT6，WAIT6，NEXT_BLK共16个state 资源说明：包含DUT代码，断言代码，断言说明pdf，以及脚本。

在FGPA上实现的RISCV CPU 玩人生游戏 什么为什么 回到大学时，我建立了Little Computer 3，该计算机最终在FPGA上运行，并导致灯闪烁。 我在工作时使用FPGA，有一天我想到，再次在FPGA上构建LC3，使其比闪烁的灯光更有用，这很有趣。 在工作中，我使用Quartus来构建FPGA设计，并且可以使用免费的lite版本。 它将FPGA搜索限制在Altera / Intel，但是熟悉该软件将使项目的这一部分变得更容易。 经过一番搜索之后，我选择了DE10Nano-Lite，因为它有很多内置的东西我可以尝试驱动，例如HDMI，GPIO，Shield，DDR3等，这笔钱相当可观。 当我开始计划时，我想起了用LC3汇编语言编写代码是多么烦人，而且我不确定是否可以使用C编译器。 因此，我研究了其他架构。 Z80似乎有一个不错的库可以工作，也许68000可以。 然后，我研究了

SV最新的标准，内容详细，适合IC设计和验证的底层开发人员

SystemVerilog Assertions 应用指南--这本书就不多介绍了。 附件是随书源代码，十分有用的。 源代码

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SystemVerilog参考手册

本人整理的systemverilog和Verilog资料合集，很多内部的资料自己都已经学习，都是精挑细选的好资料，一次下载齐全，不用找来找去

TestBench生成器 首次更新 2021.8.14 根据同一路径下的Verilog/System Verilog文件生成相对应的TestBench； 自定义时钟频率； 适应不同编辑器； 限制： 只能生成单个文件的TestBench，且要在同一目录下； 时钟信号必须包含“clock”或“clk”，大小写不限； 复位信号必须包含“reset”或“rst”，大小写不限； 后缀为“_n”的复位信号会被识别为低电平有效，否则默认高电平有效； 目前只支持端口声明在端口列表里的设计文件。

该文件包含systemverilog、高级验证方法学等电子书籍，能够很好的帮助我们学习验证方法学。