数字滤波器的MATLAB与FPGA实现——杜勇
2022-06-12 19:59:07 106.84MB 数字滤波器
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本报告详细的说明了课程设计的过程,开发过程使用飓风3,芯片,DE0开发板,使用VeriLog编程语言实现对交通信号灯的控制。
2022-06-12 15:15:36 87KB Verilog FPGA 数电课程设计
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FPGA实现均值滤波算法并采用modelsim进行仿真。图片大小可根据需求进行修改。均值滤波算法采用流水线的方式进行计算。本资源用于学习回顾
2022-06-12 14:07:56 3.88MB FPGA 图像处理 均值滤波
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FPGA实现数字密码锁.zip
2022-06-11 19:39:02 251KB fpga 实现 数字 密码
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设计一个多功能数字钟,要求如下: 1. 有“时”、“分”、“秒”的十进制数字显示,最大显示值为“23时59分59秒; 2. 有手动校时、较分的功能(时、分单独较正时均不影响其他部分的正常计时); 3. 任意设置的定时闹钟(用一个发光管的闪烁提示闹钟时间到)。 思考题: 可以用哪些中规模的计数器完成设计,简述之 手动时分校正电路可以有不同的方案吗?请给出电路
2022-06-09 20:19:45 1.63MB FPGA QuartusⅡ 多功能数字钟 定时闹钟
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摘要:为了能在硬件上实现高质量、高效果的视频图像缩放、旋转等,文章研究分析了双三次插值算法的实现,对双三次 插值计算进行离散化,得到相应的计算模板,简化计算过程。提出了一种在 FPGA 上实现双三次卷积模板算法的方法。 实验结果表明:该算法的缩放效果优于双线性插值算法,略低于双三次插值算法,但计算性能上明显高于双三次插值算 法。双三次卷积模板插值算法是一种能够在有限的资源上实现较好效果的插值算法。
2022-06-06 21:44:29 698KB fpga
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基于FPGA实现俄罗斯方块游戏.zip
2022-06-06 16:38:02 54KB 基于 fpga 实现 俄罗斯
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第5章 时间管理 在 3.10 节时钟节拍中曾提到,µC/OS-Ⅱ(其它内核也一样)要求用户提供定时中断来实 现延时与超时控制等功能。这个定时中断叫做时钟节拍,它应该每秒发生 10 至 100 次。时 钟节拍的实际频率是由用户的应用程序决定的。时钟节拍的频率越高,系统的负荷就越重。 3.10 节讨论了时钟的中断服务子程序和节时钟节函数 OSTimeTick——该函数用于通知 µC/OS-Ⅱ发生了时钟节拍中断。本章主要讲述五个与时钟节拍有关的系统服务: OSTimeDly() OSTimeDlyHMSM() OSTimeDlyResume() OSTimeGet() OSTimeSet() 本章所提到的函数可以在 OS_TIME.C 文件中找到。 5.0 任务延时函数,OSTimeDly() µC/OS-Ⅱ提供了这样一个系统服务:申请该服务的任务可以延时一段时间,这段时间 的长短是用时钟节拍的数目来确定的。实现这个系统服务的函数叫做 OSTimeDly()。调用该 函数会使 µC/OS-Ⅱ进行一次任务调度,并且执行下一个优先级最高的就绪态任务。任务调 用 OSTimeDly()后,一旦规定的时间期满或者有其它的任务通过调用 OSTimeDlyResume()取 消了延时,它就会马上进入就绪状态。注意,只有当该任务在所有就绪任务中具有最高的优 先级时,它才会立即运行。 程序清单 L5.1 所示的是任务延时函数 OSTimeDly()的代码。用户的应用程序是通过提 供延时的时钟节拍数——一个 1 到 65535 之间的数,来调用该函数的。如果用户指定 0 值 [L5.1(1)],则表明用户不想延时任务,函数会立即返回到调用者。非 0 值会使得任务延时 函数 OSTimeDly()将当前任务从就绪表中移除[L5.1(2)]。接着,这个延时节拍数会被保存 在当前任务的 OS_TCB 中[L5.1(3)],并且通过 OSTimeTick()每隔一个时钟节拍就减少一个 延时节拍数。最后,既然任务已经不再处于就绪状态,任务调度程序会执行下一个优先级最 高的就绪任务。 程序清单 L 5.1 OSTimeDly(). void OSTimeDly (INT16U ticks) { if (ticks > 0) { (1) OS_ENTER_CRITICAL(); if ((OSRdyTbl[OSTCBCur->OSTCBY] &= ~OSTCBCur->OSTCBBitX) == 0) { (2) OSRdyGrp &= ~OSTCBCur->OSTCBBitY;
2022-06-06 12:58:48 4.86MB 手持机 抄表机 数据采集器 RFID
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摘要:为了适应全数字化自动控制更加广泛的应用,采用现场可编程门阵列(FPGA)对异步串行通信控制器(UART)进行多模块的系统设计的方法,使串口通信的集成度更高。   对UART系统结构进行了模块化分解,可分为三个模块:FPGA波特率发生器控制模块、FPGA数据发送模块及数据接收模块。采用Verilog语言描述硬件功能,利用Xilinx公司的FPGA芯片,在Xilinx ISE Design Suite 13.4环境下进行设计、编译、综合、。采用第三方仿真工具ModelSim进行模拟仿真。   0 引言   异步串行通信(UART)是一种广泛应用的串行数据传输协议,UART的要求是传输线
2022-05-30 23:48:35 252KB 基于FPGA实现异步串行通信
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综合考虑面积和速度等因素,采用一次多项式拟合实现了简单快速的log-add算法单元。实验结果表明,在相同的精度要求下,其FPGA实现资源占用合理,硬件开销好于其他次数的多项式拟合实现方案。
2022-05-30 10:55:28 305KB 多项式拟合
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