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LN04BehavioralModeling.pdf

Verilog HDL

2021-08-13 09:00:39 307KB VerilogHDL

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简单基本流水线CPU设计VerilogHDL（源代码+报告+原理图）

简单基本流水线CPU设计VerilogHDL（含源代码+报告+原理图）简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目设计文档等等

2021-08-04 18:07:26 27.49MB 水线CPU设计 VerilogHDL

VerilogHDL编写的4位BCD码转BIN码输出

Quartus 完整的工程，verilog HDL语言编写，主要用于单片机直接读取4片BCD拔码开关，通过16位并行总线输出

2021-08-01 16:44:50 848KB FPGA/CPLD VerilogHDL BCD转BIN

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VerilogHDL课件北京大学于敦山

北京大学内部教学课件 VerilogHDL所有相关知识语法与应用

2021-08-01 16:11:42 4.67MB Verilog HDL

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Verilog HDL语言32位MIPS流水线CPU的设计

一个用Verilog HDL语言所写的32位MIPS指令系统流水线CPU，内附详细的代码以及报告文档，还有运行结果截图。CPU实现了20余条常用指令。

2021-07-14 00:21:46 3.4MB VerilogHDL 32位 MIPS指令系统 流水线

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基于verilogHDL的PCIE接口设计以及Modelsim仿真.7z

基于verilogHDL的PCIE接口设计以及Modelsim仿真,FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物.PCI-Express是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。

2021-07-09 14:03:07 1.78MB verilog HDL FPGA Modelsim

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基于FPGA的MD5加密

基于FPGA的MD5加密，本人设计的。供FPGA学习者参考学习。

2021-07-06 12:03:32 13.82MB FPGA MD5 verilogHDL 加密

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[VerilogHDL与数字ASIC设计基础].罗杰.高清文字版（part2）

本资源为part2. Part1请在本人上传资源中下载。本资料对于学习verilog HDL和ASIC设计具有非常重要的参考价值。

2021-07-05 21:15:19 36.88MB Verilog HDL ASIC设计 逻辑

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[VerilogHDL与数字ASIC设计基础].罗杰.高清文字版(Part1)

本资料的权威性不必多说，非常经典，想了解的可以百度一下。另外本资料因为总文件太大，拆分成两个压缩文件Part1, Part2. 需要将两个分别下载后才能完整的解压缩。两部分都已上传。

2021-07-05 19:10:03 40MB Verilog HDL 逻辑 数字ASIC

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简单基本流水线CPU设计VerilogHDL（含源代码+报告+原理图）

简单基本流水线CPU设计VerilogHDL（含源代码+报告+原理图）简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目设计文档等等

2021-07-03 09:09:34 27.49MB 流水线CPU

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