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Altera FPGA／CPLD设计-高级版随书代码.rar

Altera FPGA／CPLD设计-高级版随书代码.rar 代码代码

2021-05-08 08:39:10 3.27MB Altera FPGA CPLD 高级版

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PCI_Express_Base_4.0.pdf

PCIE第四版官方文档

2021-05-06 21:02:56 19.85MB pci-e 嵌入式 数字IC设计 fpga/cpld

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Altera FPGA／CPLD设计基础篇(第2版）.pdf

2021-04-30 14:46:22 38.18MB FPGA／CPLD

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01_FSM_welcome.rar

本资源是基于FPGA实现的字符串检测，利用了状态机的设计思想，设计文件在RTL文件夹下，测试文件在testbench文件下，电脑上有quartus软件的话，直接点击project文件夹下的QPF文件，可以直接打开工程

2021-04-30 09:01:41 166KB fpga/cpld 状态机

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基于FPGA实现SPI接口的ADC驱动模块设计

本资源是基于FPGA实现的ADC驱动模块，设计文件在RTL文件夹下，测试文件在testbench文件下，电脑上有quartus软件的话，直接点击project文件夹下的QPF文件，可以直接打开工程

2021-04-30 09:01:40 3KB fpga/cpld

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基于FPGA实现RS232数据发送模块的实现

本资源是基于FPGA实现RS232发送数据模块的设计，可以实现不同波特率的发送。设计文件在RTL文件夹下，测试文件在testbench文件下，电脑上有quartus软件的话，直接点击project文件夹下的QPF文件，可以直接打开工程

2021-04-30 09:01:40 179KB fpga/cpld

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计算机组成与体系结构.zip

适合FPGA、数字ic设计学习者

2021-04-22 19:03:04 90.69MB fpga/cpld 数字ic设计

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实现1588v2的参考资料

自己做FPGA实现1588v2协议时候找的一些资料，非常有用，分享给大家

2021-04-22 09:02:20 10.68MB 时钟同步 1588v2 fpga/cpld

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Altera FPGA／CPLD设计基础篇(第2版）.pdf

2021-04-21 20:37:29 38.51MB Altera FPGA／CPLD

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纯硬件解码2相AB正交编码器，输出四倍频加减脉冲信号

Quartus 完整的工程，verilog HDL语言编写，输入编码器A与B正交信号，通过硬件4倍频后，输出脉冲，编码器正转时输出加脉冲，编码器反转时输出减脉冲，可以自行跟据加减脉冲信号修改并增加内部计数器后输出

2021-04-21 19:26:12 251KB FPGA/CPLD 编码器四倍频 VerilogHDL

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