内容名称：AM 调制解调（VIVADO）工程代码 工程环境：Xilinx VIVADO 2018.3 内容概要：本工程以正弦波作为调制信号进行 AM 调制和解调，解调模式为包络检波。工程中的信号频率、幅度等都可根据用户需求进行调节。本工程使用 Verilog 编程，利用 Xilinx VIVADO 中的 DDS 和 FIR 等 IP 核辅助设计，借助 MATLAB 生成滤波器系数文件。上述 HDL 源码、IP 源码及.coe 系数文件全部打包。本工程已经过 Testbench 测试无误，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。 适合人群：FPGA（VIVADO）使用者，掌握 Verilog。 阅读建议：结合主页博客讲解进行阅读。

Xilinx SAE 带你玩转Vivado ——《Vivado从此开始》 Vivado 视频课程点击率近10万的作者，赛灵思战略应用工程师 （SAE）高亚军再次为Vivado 用户做出贡献， 新书《Vivado从此开始》新鲜出炉，不仅结合案例详细解读了Vivado 的相关设计流程、时序约束、设计分析和Tcl脚本的使用，且倾情贡献 41 个电子教学课件， 隆重推荐！ 内容简介： 本书涵盖了Vivado的四大主题：设计流程、时序约束、设计分析和Tcl脚本的使用，结合实例深入浅出地阐述了Vivado的使用方法，精心总结了Vivado在实际工程应用中的一些技巧和注意事项，既包含图形界面操作方式，也包含相应的Tcl命令。 本书语言流畅，图文并茂。全书共包含405张图片、17个表格、172个Tcl脚本和39个HDL代码，同时，本书配有41个电子教学课件，为读者提供了直观而生动的资料。

从0开始详细介绍vivado18.2的 软件的安装过程 。让新手一次安装成功。里边列举了详细的注意事项

FIR 高级应用,FIR 多通道 (四个通道用一个 FIR IP，每通道用不同的系数) https://blog.csdn.net/qq_46621272/article/details/125346332 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解

包含了对EEPROM先写再读的全部状态过程，包含EEPROM官方文档，对照i2c协议理解，适合FPGA小白

内容名称：DDR3（AXI4接口）工程代码 工程环境：Xilinx VIVADO 2018.3 内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，设计了外部读写模块 Verilog 代码，并对读写模块进行封装，封装成一个类似 Block RAM / FIFO 的黑盒子，以便在实际使用中直接调用外部接口。本工程将核心参数（比如数据位宽、DDR 突发长度、数据量大小等）设置成 parameter，便于读者根据自身项目需求进行调整。本工程经过 FPGA 上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。 适合人群：FPGA（VIVADO）使用者，掌握 Verilog。 阅读建议：结合主页博客讲解进行阅读。

内容名称：DDR3（APP/Naive 接口）工程代码 工程环境：Xilinx VIVADO 2018.3 内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，读写位宽设置为 128 比特，并设计了外部读写模块 Verilog 代码，直接对 Xilinx 定义的 APP 接口进行操作。本工程已经过 Testbench 测试无误，并已将仿真所需的头文件 ddr3_model_parameters.vh 和 DDR3 仿真模块文件 ddr3_model.sv 添加进工程中，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。 适合人群：FPGA（VIVADO）使用者，掌握 Verilog。 阅读建议：结合主页博客讲解进行阅读。

xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料 xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料

FPGA 并行计算CRC32程序，一个时钟出结果 、平台是vivado

FFT实验例程完整版工程，包含tb激励文件，可以仿真，建议使用modelsim进行仿真。 可以查看https://blog.csdn.net/qq_41894385/article/details/124611267文档，解压密码也在该文档。