EP4CE22F17C8 CYCLONE4E FPGA PLL锁相环时钟分频+LED闪灯实验Verilog源码Quartus13.1工程文件
//LED闪烁逻辑产生模块
module led_controller(
clk,rst_n,
led
);
//时钟和复位接口
input clk; //25MHz输入时钟
input rst_n; //低电平系统复位信号输入
//LED指示灯接口
output led; //用于测试的LED指示灯
////////////////////////////////////////////////////
//计数产生LED闪烁频率
reg[23:0] cnt;
always @(posedge clk or negedge rst_n)
if(!rst_n) cnt <= 24'd0;
else cnt <= cnt+1'b1;
assign led = cnt[23];
2021-09-10 14:08:30
3.01MB
论文-多功能数字频率计的设计
摘要
频率计是一种被研究者经常使用的器件。其被使用在航天、数学、自动化测试技术等各种领域，由于其使用的是十进制计数法来显示测量结果，所以其具有准确、快捷、直观的特点。目的是为了测量以一些常见波的频率值例如正弦波和三角波。
本文目的是为了把本人对频率计的认识和使用，设计出一种频率计可以测量多种信号的频率，此频率计以STC89C52为基础运用单片机的知识，对信号进行收集和分析在此同时把接收到的信号结果在LCD1602液晶显示器上显示让研究者能够直观的了解信号的频率。
STC89C52单片机是通过把数字信号转换成方波信号，之后对其进行整流，使用的是施密特触发器，其中74HC390芯片的作用是对信号进行分频，目的是为了由于此单片机处理频率的能力有限用此芯片降频率降低一百倍，再送去给52单片机处理如果高于200HZ就分频，之后再进行处理把原有频率还原。
关键词 单片机;LCD显示屏;分频器
2021-09-09 13:04:16
836KB
36个Verilog设计基础代码移位寄存器编码器加法减法器分频器计数器逻辑源码Quartus工程文件合集, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
38decoder
4位串入串出移位寄存器
4位并入串出移位寄存器
5位串入并出移位寄存器
8线-3线优先编码器
8线-3线编码器
D触发器
FIFO
JK触发器
RS触发器
T触发器
三态门
串行加法器
偶数分频
八选一数据选择器
减法计数器
半整数分频
双向移位寄存器
只读存储器（ROM）
可变模计数器
可逆计数器
同步计数器
四选一数据选择器
堆栈
奇数分频
异步计数器
流水线-加法器
简单运算单元ALU
随即存储器（RAM）
2021-08-24 09:16:59
5.26MB
半整数分频1.5小数分频的功能 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module div_1_5(clk,div);
input clk; //输入时钟信号
output div; //输出分频信号
reg count; //计数寄存器
reg div; //输出分频寄存器
reg clk_temp2,clk_temp3; //脉冲控制端2寄存器，脉冲控制端3寄存器
assign clk_temp1=clk^clk_temp2; //脉冲控制端1寄存器，等于clk与clk_temp2取异或运算
always@(posedge clk_temp1) //脉冲控制端的上升沿触发
begin
if(count==1'b0) //判断count是否为0，是的话执行以下操作
begin
count<=1'b1; //count置1
clk_temp3<=1'b1; //clk_temp3置1
div<=1'b1; //div置1
end
else //否的话执行以下操作
begin
count<=count-1'b1; //count自减1
clk_temp3<=1'b0; //clk_temp3置0
div<=1'b0; //div置0
end
end
2021-08-24 09:09:21
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占空比1：1的2、4、8分频 偶数分频Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module fengping_1(clk_50M,f_2,f_4,f_8);
input clk_50M; //输入时钟，50M,周期为20ns
output f_2,f_4,f_8; //输出分频时钟，分别为2分频，4分频，8分频
reg f_2,f_4,f_8; //输出分频寄存器
reg[2:0] cnt; //计数寄存器
always@(posedge clk_50M) //在每个时钟的上升沿触发，执行begin_end里面的语句
begin
cnt<=cnt+3'b1; //每个时钟周期计数寄存器自加一
f_2<=cnt[0]; //把计数寄存器的最低位赋予f_2，输出即使2分频
f_4<=cnt[1]; //把计数寄存器的第2位赋予f_4，输出即使4分频
2021-08-23 13:13:55
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