此为spi的verilog代码,学数字的可以看看
2021-06-14 16:51:05 2.5MB spi,verilog
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RTL8367S-CG_Datasheet.pdf
2021-06-13 22:04:22 996KB RTL RTL8367S datasheet
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开放道路 OpenROAD是一种集成的芯片物理设计工具,可将设计从合成的Verilog扩展到布线布局。 下面显示了使用OpenROAD构建芯片的步骤概述。 初始化平面图-定义芯片尺寸和单元行 放置销(用于不带焊盘的设计) 放置宏单元(RAM,嵌入式宏) 插入底物龙头细胞 插入配电网 宏单元的宏定位 标准单元的全局放置 修复最大摆率,最大电容,最大扇出违规和长电线 时钟树综合 优化设置/保持时间 插入填充单元 全局路由(详细路由的路由指南) 详细的路由 OpenROAD使用OpenDB数据库和OpenSTA进行静态时序分析。 建造 OpenROAD构建需要以下软件包: 工具 cmake 3.14 gcc 8.3.0或clang7 野牛3.0.5 弹性2.6.4 痛饮4.0 图书馆 提升1.68 tcl 8.6 zlib 本征 柠檬 qt5 CImg(可选更换)
2021-05-30 02:47:47 168.42MB eda rtl verilog def
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AryaBootstrap AryaBootstrap 是一个支持双布局对齐的引导程序,用于 LTR 和 RTL 网页设计。 (引导程序 rtl 4.5.3) 基于 Bootstrap Ver 4.5.3 - 阅读英文版 咏叹调引导 Aria Bootstrap 是一个左右双中国 Bootstrap 库 此版本的 Aria Bootstrap 基于 Bootstrap 版本 4.5.3。 使用 Aria Bootstrap 库设计移动响应式 Web 项目。 Aria Bootstrap 是一个免费的网站开发工具,由 HTML、Style 和 JavaScript 组成。 您可以使用设计的模板和示例快速开发原型或应用程序。 此版本的 Aria Bootstrap 基于 Bootstrap 版本 4.5.3。 因此,此库中提供了所有 Bootstrap 功能。 配置 网站上提供了完整的描述
2021-05-29 12:02:56 693KB JavaScript
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tdoa-evaluation-rtlsdr:用于评估基于RTL-SDR的TDOA系统的Matlab脚本
2021-05-25 16:10:42 16.45MB radio localization correlation receiver
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黑群洗白必备工具, 内网改MAC利器 AR,int,brodecom,PG,RTL,ULI系列网卡改MAC地址DOS程序,
2021-05-13 11:51:27 13.98MB 改MAC NAS洗白 网卡MAC绑定
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本资源是用verilog实现的数字频率计,用来测量被测信号的频率,并且本设计能根据被测信号自动切换测量档位,不同测量档位的测试精度不同。
2021-04-30 14:04:08 6KB verilog
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用verilog实现最大公约数,rtl级,包括测试模块
2021-04-29 23:16:57 7KB verilog gcd 最大公约数 rtl
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opencores里的关于I2C控制器的master和slave接口控制器,带有相关的RTL代码,spec文档和验证代码
2021-04-25 14:21:03 4.35MB verilog RTL
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根据14443和HDLC协议编写的可综合CRC Verilog代码,可以当验证ip使用。
2021-04-24 09:40:33 2KB crc crc16 14443 hdlc
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