FPGA千兆以太网程序案列
2021-06-03 14:03:31 141KB fpga/cpld
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当设计文件加载到目标器件后,将数字信号源模块的 时钟选择为 1KHZ,拨动四位拨动开关,使其为一个数值,则八个数码管均显示拨动 开关所表示的十六进制的值。
2021-05-26 18:13:46 408KB vhdl fpga/cpld
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特权的《FPGA/CPLD边练边学—快速入门Verilog/VHDL》,缺“第4章 Verilog与VHDL语法基础”。
2021-05-22 17:07:55 5.73MB FPGA CPLD Verilog 特权
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基于 VHDL 格雷码编码器的设计
2021-05-17 20:15:11 409KB vhdl fpga/cpld
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Verilog_HDL那些事 -- _时序篇 V2
2021-05-15 22:02:22 17.74MB fpga/cpld
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FPGA重要设计思想及工程应用之复杂流水线设计.pdf
2021-05-15 22:02:22 1.15MB fpga/cpld
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FPGA重要设计思想及工程应用之流水线设计.pdf
2021-05-15 22:02:21 947KB fpga/cpld
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FPGA重要设计思想及工程应用之模块化设计.pdf
2021-05-15 22:02:21 855KB fpga/cpld
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Quartus II开发软件基本操作流程.avi
2021-05-15 22:02:21 188.87MB fpga/cpld
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Verilog语法视频教程(周立功)
2021-05-15 22:02:20 43.55MB fpga/cpld
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