目录 概述..................................................................................... 1 1.1 Cadence 概述................................................................................1 1.2 ASIC 设计流程.............................................................................1 第一章Cadence 使用基础................................................ 5 2.1 Cadence 软件的环境设置............................................................5 2.2 Cadence 软件的启动方法........................................................... 10 2.3 库文件的管理............................................................................. 12 2.4 文件格式的转化......................................................................... 13 2.5 怎样使用在线帮助..................................................................... 13 2.6 本手册的组成............................................................................ 14 第二章Verilog-XL 的介绍............................................. 15 3. 1 环境设置................................................................................... 15 3.2 Verilog-XL 的启动...................................................................... 15 3.3 Verilog XL 的界面................................................................... 17 3.4 Verilog-XL 的使用示例.............................................................. 18 3.5 Verilog-XL 的有关帮助文件....................................................... 19 第四章 电路图设计及电路模拟........................................ 21 4.1 电路图设计工具Composer ........................................................ 21 4.1.1 设置.................................................................................. 21 4.1.2 启动.................................................................................. 22 4.1.3 用户界面及使用方法........................................................ 22 4.1.4 使用示例........................................................................... 24 4.1.5 相关在线帮助文档............................................................ 24 4.2 电路模拟工具Analog Artist ...................................................... 24 4.2.1 设置.................................................................................. 24 4.2.2 启动.................................................................................. 25 4.2.3 用户界面及使用方法........................................................ 25 4.2.5 相关在线帮助文档............................................................ 25 第五章 自动布局布线....................................................... 27 5.1 Cadence 中的自动布局布线流程................................................ 27 5.2 用AutoAbgen 进行自动布局布线库设计................................... 28 第六章版图设计及其验证.............................................. 30 6.1 版图设计大师Virtuoso Layout Editor ........................................ 30 6.1.1 设置.................................................................................. 30 6.1.2 启动.................................................................................. 30 6.1.3 用户界面及使用方法........................................................ 31 6.1.4 使用示例........................................................................... 31 6.1.5 相关在线帮助文档............................................................ 32 6.2 版图验证工具Dracula ............................................................... 32 6.2.1 Dracula 使用介绍............................................................... 32 6.2.2 相关在线帮助文档............................................................ 33 第七章 skill 语言程序设计............................................... 34 7.1 skill 语言概述............................................................................. 34 7.2 skill 语言的基本语法.................................................................. 34 7.3 Skill 语言的编程环境................................................................. 34 7.4 面向工具的skill 语言编程......................................................... 35 附录1 技术文件及显示文件示例..................................... 60 附录2 Verilog-XL 实例文件.............................................. 72 1 Test_memory.v....................................................................... 72 2 SRAM256X8.v ...................................................................... 73 3 ram_sy1s_8052 ...................................................................... 79 4 TSMC 库文件........................................................................ 84 附录3 Dracula 命令文件.................................................3

旋转因子乘法器VHDL 代码。。在百度上很难找到的。。

VHDL文字规则－字符串 字符：单引号括起的ASCII字符： 'R', 'a', '*', 'U', 'Z', '0', '2' 可用字符来定义新的数据类型： Type std_ulogic is ('U', 'X', '0', '1', ‘Z', 'W', 'L', 'H', '-') 字符串是一维的字符数组，需放在双引号中 (1)文字字符串 "ERROR"， "both s and is 1"

非二进制编码的乘法器VHDL实现，csd编码，booth编码！程序长度适中，很有技巧，对乘法器的深入理解并编程

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设计定制的AXI从属外设 使用Xilinx Vivado工具创建自定义AXI-lite从属外围设备的指南 这是一份针对希望在Xilinx嵌入式处理器系统中设计自己的AXI4-lite从属外设的用户的应用笔记。 该版本的应用笔记是使用为。 此信息同样适用于使用AXI4互连的其他Xilinx板和体系结构。 提供的示例代码是为编写的。 会费 提供了代码示例供您使用，但是请随时通过拉请求以通常的方式将自己的代码贡献回该存储库。 请从此存储库中派生，然后在您的派生中创建一个适当命名的分支，然后再提交回此存储库。 请不要从您的“主”分支提交拉取请求。 代码的每个新添加项都应属于其自己的已提交分支。 谢谢。

内含DSPbuilder的使用方法，基于Simulink仿真

介绍关于EDA和VHDL的一些知识，以QuartusII为例。。。

OPUS IP核 这是 VHDL 中 IETF RFC 6716 Opus 音频编解码器的 ip 核心实现。 执照 版权所有 Gokul Das B 2015 此 HDL 和相关的源代码（文档）描述了开放硬件，并根据 CERN OHL v. 1.2 获得许可。 您可以根据 CERN OHL v.1.2 的条款重新分发和修改本文档。 （ ）。 本文档的分发没有任何明示或暗示的保证，包括适销性、令人满意的质量和特定用途的适用性。 有关适用条件，请参阅 CERN OHL v.1.2。