1 8位可控加减法电路设计
2 CLA182四位先行进位电路设计
3 4位快速加法器设计
4 16位快速加法器设计
5 32位快速加法器设计
6 5位无符号阵列乘法器设计
7 6位有符号补码阵列乘法器
8 乘法流水线设计
9 原码一位乘法器设计
10 补码一位乘法器设计
11 MIPS运算器设计
全通关（放入logisim可查看电路，改成txt可上传代码
2021-08-03 09:24:53
709KB
1 汉字字库存储芯片扩展实验
2 MIPS寄存器文件设计
3 MIPS RAM设计
4 全相联cache设计
5 直接相联cache设计
全通关（放入logisim可查看电路，改成txt可上传代码）
2021-08-03 09:24:53
1020KB
1 MIPS指令译码器设计
2 定长指令周期---时序发生器FSM设计
3 定长指令周期---时序发生器输出函数设计
4 硬布线控制器组合逻辑单元
5 定长指令周期---硬布线控制器设计
6 定长指令周期---单总线CPU设计
全通关（放入logisim可查看电路，改成txt可上传代码）
2021-08-03 09:24:52
537KB
头歌educoder教学实践平台计算机组成原理MIPS CPU设计（HUST),第1关到第5关，源代码txt格式打开。
第1关 单周期MIPS CPU设计
第2关 微程序地址转移逻辑设计
第3关 MIPS微程序CPU设计
第4关 硬布线控制器状态机设计
第5关 多周期MIPS硬布线控制器CPU设计（排序程序）
2021-07-12 21:03:18
147KB
头歌educoder教学实践平台计算机组成原理单总线CPU设计(定长指令周期3级时序)(HUST)。第1关—第6关，源代码txt格式。
第1关 MIPS指令译码器设计
第2关 定长指令周期---时序发生器FSM设计
第3关 定长指令周期---时序发生器输出函数设计
第4关 硬布线控制器组合逻辑单元
第5关 定长指令周期---硬布线控制器设计
第6关 定长指令周期---单总线CPU设计
2021-07-12 21:03:17
230KB
头歌educoder教学实践平台计算机组成原理存储系统设计(HUST)源代码txt格式。
第1关—汉字字库存储芯片扩展实验
第2关—MIPS寄存器文件设计
第3关—MIPS RAM设计
第4关—全相联cache设计
第5关—直接相联cache设计
第6关—4路组相连cache设计
第7关—2路组相联cache设计
2021-07-12 17:34:11
1.76MB
头歌educoder教学实践平台计算机组成原理运算器设计(HUST)，第1关—第11关。源代码txt格式。
第1关 8位可控加减法电路设计
第2关 CLA182四位先行进位电路设计
第3关 4位快速加法器设计
第4关 16位快速加法器设计
第5关 32位快速加法器设计
第6关 5位无符号阵列乘法器设计
第7关 6位有符号补码阵列乘法器
第8关 乘法流水线设计
第9关 原码一位乘法器设计
第10关 补码一位乘法器设计
第11关 MIPS运算器设计
2021-07-12 17:33:58
571KB
本实训项目帮助大家理解计算机中重要部件—存储器，要求同学们掌握存储扩展的基本方法，能设计 MIPS 寄存器堆、MIPS RAM 存储器。能够利用所学习的 cache 的基本原理设计直接相联、全相联，组相联映射的硬件 cache。
汉字字库存储芯片扩展实验
MIPS寄存器文件设计
MIPS RAM设计
全相联cache设计
直接相联cache设计
4路组相连cache设计
2021-07-10 15:03:32
248KB
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科计算机组成原理实验（详细注解） 运算器设计(HUST) Educoder平台 Logisim环境对应的circ文件 前六关的代码，能力有限
2021-07-05 00:55:34
708KB
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