清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2021-09-13 23:21:58 3.42MB Cache
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以通俗的语言系统介绍RISC-V处理器的相关内容 力求为读者揭开CPU设计的神秘面纱 打开计算机体系结构的大门
2021-09-12 17:32:28 177.29MB RISC-V Verilog 芯片
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MIPSI指令集32位CPU 设计实例,赵继业老师讲述
2021-09-07 23:26:07 307KB cpu设计
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利用VHDL语言进行CPU设计实战,利用VHDL语言进行CPU设计实战,
2021-09-07 09:31:10 712KB VHDL CPU
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哈工大计算机设计与实践课程 cpu设计 实现了10条指令
2021-09-05 20:59:47 2.42MB CPU设计 VHDL
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详细的十六位cpu设计实现代码,是对计算机专业计算机原理实验很好的启发模板,Xilinx工程文件,访问内存以及alu等部件
2021-09-05 15:47:32 1.04MB cpu 十六位 内存访问 译码
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CPU设计——数据通路的设计与实现-四川大学计算机组成原理高分实验报告.doc 自己做的,分数很高,保证每个实验点都做的很完善
通过一台模型机的设计,使我们建立了整机的概念,模型机整体采取简单的组成模式,每一时钟周期内完成的操作有限。该模型机包括运算器,存储器,控制器等。指令结构,选用两片SN74181串行进位方式形成运算器,运用微程序控制各部件单元的产生控制信号,实现特定指令的功能,通过绘制指令流程图,编写指令时间表,设计微指令格式等实现了具体的微程序控制。
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简单基本流水线CPU设计VerilogHDL(含源代码+报告+原理图) 简单的流水线CPU,报告原始设计图,VerilogHDL语言的代码,已经Quartus工程项目 设计文档等等
2021-08-04 18:07:26 27.49MB 水线CPU设计 VerilogHDL