用verilog的for循环实现了0-99999之间数据的BCD译码，方便FPGA中AD采集和串口通讯间等数据传输，一个时钟大概就可以实现一次译码。已经在8路16位的AD采集的FPGA程序中测试运行，可以实现采集数据后，发送到上位机通过ascl码显示8路数据。可以当成模块直接在自己的程序中调用译码即可

老师要求学习写的论文

寻迹避障小车源代码 基于Verilog语言（Basys2板）实现的蓝牙通信 红外寻迹与避障的智能控制小车 基于Verilog语言（Basys2板）实现的蓝牙通信 红外寻迹与避障的智能控制小车

用Verilog语言设计的多周期CPU，资源里包含了源代码及多周期CPU结构图，与大家分享下。

verilog语言程序，用开关或按键进行定时设置，超过60s为无效设定； 倒计时计数状态用2位数码管显示； 计时结束时用1只彩灯作为提示。

课程设计，用VERLOG语言编写的RAM可逆计数器，可以预置数

本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！ qq:1391074994 1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。 2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。 3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈） 4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别： 5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482 博客报告链接：https://blog.csdn.net/weixin_44830487/article/details/116075412

利用Verilog描述的HDB3加解码器，基于quartus 9.0平台内含testbech，亲测可用，课程设计所需

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

（1）交通灯控制器的设计要求及其思路.doc //给出了本交通灯的设计指标和详细设计思路，给修改代码的朋友一定的参考； （2）文件夹：traffic //包含详细代码和版图模式，相信能给您带来帮助。