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IP核芯志 数字
逻辑设计
思想
IP核芯志 数字
逻辑设计
思想,值得学习的FPGA资料。很好的一本书
2023-11-27 22:56:41
48.88MB
1
电子科技大学数字逻辑综合实验:实验3-中小规模时序
逻辑设计
.pdf
1.时钟输入采用实验箱的1Hz信号(在电源开关下面),分别测试两片74x161的逻辑功能。由于数码管不能显示A-F,所以用LED灯显示计数器的输出状态。 2.将两片74x161进行级联,实现模256计数器,用LED灯显示计数器的输出状态。 3.用两片74x161分别实现模6和模10计数器,用数码管显示计数器的输出状态。再将两片74x161进行级联,实现模60计数器,用数码管显示计数器的输出状态。 4.拓展题:任选一个设计下列十进制计数器:模24、模28、模29、模30、模31、模100。
2023-11-23 15:24:17
1.5MB
verilog
fpga
数字逻辑
1
电子科技大学数字逻辑综合实验:实验2-Verilog组合
逻辑设计
.pdf
1.3-8译码器的设计和实现。 2.4位并行进位加法器的设计和实现。 3.两输入4位多路选择器的设计和实现。 4.拓展:3输入多数表决器设计和实现。 实验要求如下: 1.采用Verilog语言设计,使用门级方式进行描述。 2.编写仿真测试代码。 3.编写约束文件,使输入、输出信号与开发板的引脚对应。 4.下载到FPGA开发板,拨动输入开关,观察Led灯的显示是否符合真值表。
2023-11-23 15:23:33
1.85MB
Verilog
FPGA
数字逻辑
1
电子科技大学数字逻辑综合实验:实验1-中小规模组合
逻辑设计
.pdf
1.逻辑输入采用实验箱的K1-K11,逻辑输出接L1-L10。测试实验箱上的HD74LS04P(非门)、SN74LS32N(或门)、SN74LS00N(与非门)、SN74HC86N(异或门)、SN74HC153(数据选择器、多路复用器)的逻辑功能。 2.采用小规模逻辑器件设计一位数据比较器:设一位数据比较器的输入为A、B,比较A>B,A=B,A
2023-11-23 15:15:10
1.84MB
数字逻辑
Verilog
1
华为_大规模
逻辑设计
指导书
本书是华为公司内部使用的大规模
逻辑设计
指导书,主要讲述了如何使用VHDL设计大规模逻辑电路。
2023-06-03 22:54:32
3.45MB
华为
VHDL
1
protues数字时钟
压缩包中的文件可以直接打开进行运行,时钟包括年月日,时钟可以自己动,也可以自己调时间,也可以暂停,没有分闰年平年。
2023-04-13 17:39:52
46KB
protues
数字电子技术
数字电路与逻辑设计
数字时钟
1
安徽大学数字电路与
逻辑设计
期末试卷及答案.rar
安徽大学数字电路与
逻辑设计
期末试卷及答案 本资源仅供个人学习使用,请勿商用
2023-02-25 16:45:50
1.31MB
安徽大学
数电
期末试卷
期末考试
1
北邮数字电路与
逻辑设计
实验报告.pdf
北邮数字电路与
逻辑设计
实验报告.pdf
2022-12-22 18:21:52
2.75MB
文档资料
1
CPU芯片
逻辑设计
.美化封面增加完整目录.pdf
全书今天看来,依然是很全面、深入讲解 MIPS 处理器设计的佳作。替换原糟糕的封面图片,增加完整目录。。。
2022-11-13 21:21:41
98.59MB
芯片设计
CPU
MIPS
1
CPU芯片
逻辑设计
技术
CPU芯片
逻辑设计
技术;朱子玉;李亚民;清华大学出版社;一本关于CPU的好书
2022-11-13 21:16:15
18.64MB
CPU芯片逻辑设计技术;朱子玉;李亚民;
1
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