链接：https://blog.csdn.net/lihuanyu520/article/details/1271080 本实验旨在教授卷积运算单元的设计和搭建，涉及到 FPGA 编程、Verilog HDL 编程等技术。本实验要求学生具备数字电路设计和 Verilog HDL 编程的基础知识，并且熟悉 Vivado 开发环境和 ZYBO 开发板。 该实验使用场景主要包括图像处理、信号处理、神经网络加速器等领域。通过本实验，学生们可以深入了解 FPGA 的原理和应用技巧，掌握卷积运算单元的设计方法和实现方式，并在 ZYBO 开发板上实际搭建一个简单的卷积运算单元。此外，在实验中，学生还将学习到如何使用 Vivado 开发环境进行 FPGA 设计和验证，并且能够在实验过程中进行调试和优化。 对于电子工程、计算机科学等专业的高年级本科生或研究生而言，参加本实验不仅可以提高他们的综合应用能力和创新思维水平，而且还能够帮助他们更好地理解数字电路设计和 FPGA 编程的相关知识，并加深对神经网络加速器等领域的理解。此外，本实验也适合那些对图像处理、信号处理等领域感兴趣的人进行学习和探索。

SystemVerilog HDL 和 TB 代码 zybo 7010 FPGA 上的深度神经网络硬件加速器实现以及 Vivado SDK 软件的 C 代码 下面的文件夹与此存储库中的源文件夹相同，它现在只是 Vivado 环境的一部分。 附加文件是 python 代码、C 文件和 Matlab 文件。 *Python 用于训练网络和获取系数：Weights and Biases *C 用于实现 Sigmoid 函数采样以及在 C 中实现前馈传播（只是为了使项目更易于调试） *Matlab 用于生成 HDL 脚本以及检查压缩和其他内容 更多详情、使用方法，请下载后阅读README.md文件

Zybo Z7-20基本Linux设计 为Vivado创建2017.4 该项目是Digilent用于Zybo Z7-20 Petalinux项目的内部项目。 您可以随意使用它，但是我们的Wiki上没有对此进行记录。 已知的问题 通常，处理系统IP内核会在FCLK信号上推断出BUFG。 由于某些原因，这仅在FCLK 0时才发生。 FCLK2似乎在实现过程中添加了BUFG，因此它不会对该网络造成任何问题，但是FCLK 1被作为普通信号路由（不在全局时钟网络上）。 这会导致极长的构建时间，并且无法满足时序要求。 当前的解决方法是使用util_ds_buf IP内核在FCLK1上手动插入BUFG。

基于xilinx Zybo的HDMI视频处理 包含了 vivado工程+SDK！

DFT的matlab源代码ZYBO zynq的I2S控制IP 这是具有AXI-I / F的I2S控制IP。 该存储库中包含一个实现示例。 该实现是一个简单的自动点唱机应用程序，具有使用我的DFT（离散傅立叶变换）IP的音频频谱分析仪。 I2S控制IP旨在与Xilinx Zynq-FPGA一起使用，但也将在其他FPGA器件中使用。

自述文件 该项目将描述如何在zybo板上运行 。 zybo和zc702之间的主要区别是： zybo上的DDR内存为512MB，而zc702的DDR内存为1GB Zc702上有某些zy2没有的ii2设备。 zybo上的以太网PHY控制器与zc702使用的以太网PHY控制器不同。 基于此，需要在以下方面进行更改： 设置一个新的vivado项目，并为zc702导入设计，并为zybo板生成新的hdf和位文件。 更改启动参数以限制CPU0上的linux仅使用384MB的DDR内存。 为zybo上的设备更新system-top.dts。 必须更改CPU1的板级支持软件包（bsp），以将DDR内存的使用限制为低至128MB（0x18000000至0x1fffffff）。 如何使用此套件 基本上，该软件包的布局与xilinx提供的布局相同。 区别在于： 已经为zybo创建了工作目录。 目

该文件包含生成好的ZYBO-Z7板卡镜像及启动文件，以及用于生成镜像的最小soc的bit及hdf文件，vivado版本号2018.2，pynq2.3，sd卡启动可直接实现python对zybo板的ps开发操作

报告SHA256硬件加速器-数字系统 司机 应用 测验 介绍 该项目的目的是设计一种SHA256硬件加速器，它将由Digilent合成并映射到Zybo板的Zynq内核上。 硬件模块将具有一个符合AXI的包装器，该包装器可以使用AXI协议在特定的寄存器上进行输入和输出输出。 必须设计一个驱动程序并将其添加到板上上传的GNU / Linux软件堆栈中，以与SHA256硬件正确交互。 最重要的是，将编写一个用户应用程序来测试系统的正确功能。 SHA256算法的更多信息以及伪代码可以在Wikipedia上找到。 规格 硬件 SHA256硬件模块的核心包括一个数据路径（一个控制输入信号并产生由控制信号驱动的最终散列），以及一个控制单元（FSM），该FSM提供控制信号。 我实现SHA256数据路径的基本思想是受Chavez，Kuzmanov，Sousa和Vassiliadis的论文中描述的一些优

基于zynq7010（zybo)板，四led流水灯。zybo：Zynq—7000 ARM，FPGA SoC训练板

这个是关于zybo开发板的，vivado程序的入门指导手册，这样我们就可以更加快速的入门了