SystemVerilog HDL 和 TB 代码在 zybo 7010 FPGA 和 C 语言上实现深度神经网络硬件加速器

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SystemVerilog HDL 和 TB 代码 zybo 7010 FPGA 上的深度神经网络硬件加速器实现以及 Vivado SDK 软件的 C 代码下面的文件夹与此存储库中的源文件夹相同，它现在只是 Vivado 环境的一部分。附加文件是 python 代码、C 文件和 Matlab 文件。 *Python 用于训练网络和获取系数：Weights and Biases *C 用于实现 Sigmoid 函数采样以及在 C 中实现前馈传播（只是为了使项目更易于调试） *Matlab 用于生成 HDL 脚本以及检查压缩和其他内容更多详情、使用方法，请下载后阅读README.md文件

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