AD9361 FPGA驱动的单音信号收发例程:动态配置与Verilog代码实现,Vivado 2019.1工程环境,AD9361 FPGA驱动例程:Verilog编程的单音信号动态配置工程,Vivado 2019环境,AD9361纯逻辑FPGA驱动,单音信号收发例程,可动态配置9361,verilog代码,Vivado 2019.1工程。 ,核心关键词:AD9361; 纯逻辑FPGA驱动; 单音信号收发例程; 动态配置9361; Verilog代码; Vivado 2019.1工程。,AD9361 FPGA驱动:动态配置单音信号收发例程,Verilog代码与Vivado 2019.1工程
2025-10-26 20:41:05 4.45MB ajax
1
该资源是Vivado破解的license,希望对使用X公司Vivado工具的同学有帮助
2024-03-21 14:14:35 838B vivad licens
1
多版本基于FPGA的俄罗斯方块游戏实现,包含5个版本的完整工程,Verilog和VHDL,Vivado和ISE
2019-12-21 20:49:35 18.15MB FPGA 俄罗斯方块 Verilog vivad
1
使用vivad写的数字时钟,带有蜂鸣器闹钟功能,计时功能能,用vivado打开以后综合一下就可以用,使用的是nexys n4板子,别的板子请调整管脚
2019-12-21 18:56:41 465KB vivado
1