BSERP_DRP第3章(BSERP_DRP系统管理
2022-10-14 19:07:07 883KB BSERP_DRP第3章(BSE
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内容概要:代码功能为动态调节SRIO的IP核线速率,SRIO的IP核的默认选项可以设置1.25G、2.5G、3.125G、5G、6.25G,但是这个只能在IP核设置界面修改。此代码可以实现传输数据过程中修改传输速率,例如:系统启动后以2.5G速率传输一个数据包,然后以5G速率传输第二个数据包。正常情况下需要重新配置IP核才能实现,而此代码能够实现给系统一个速率切换信号然后自动匹配响应的速率传递数据 适合人群:有一定Verilog编程基础,工作中需要用到SRIO的开发人员或者学生。 阅读建议:了解SRIO工作原理、了解GTXE2_CHANEL和MMCM源语。 最后:此代码为本人原创,未经允许不可用于商业用途,仅用作学习和交流。如果阅读代码后有不懂或者发现有可以完善的地方,欢迎留言讨论。
2022-07-06 14:50:00 216.18MB 源码软件 FPGA开发 SRIO RAPIDIO
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DRP与供应链的长鞭效应
2022-05-02 18:04:31 1.03MB 文档资料
MS12-020 3389 DRP Attack 0day 3389漏洞攻击。任何服务器 防御在高 只要开了3389 并且没有打补丁的 可以利用这个工具直接秒杀服务器!
2022-03-25 00:50:29 1.24MB 3389漏洞攻击MS12-020
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很完善的模板,可以直接用做商业项目。 绝对物超所值。
2022-02-19 20:21:45 416KB 模板 管理 系统 DRP
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表格里包括以下内容: 1)DRP的速率配置地址,填写值含义; 2)CPLL模式下的linerate与PLLCLOK的的关系; 3)3.1875GHZ的linerate速率输出与参考时钟为212.5HZ的配置例程 4)表格里的项绿色框后面的值为计算输出的值
2022-01-25 09:07:19 318KB FPGA GTX DRP(DynamicRec)
Xilinx FPGA GTX的DRP的时序配置模块,有如下特性: 1)使用verilog hdl语言编写; 2)对DRP动态可重配置,可读可写; 3)地址数据可根据需求自己更改 4)用户端口与GT*端口分开,互补干扰
这个是我在工作室用了一个学期做的项目 文档基本上是最全最正规的了,基本上都有了. 项目是struts2.1+mysql做的,界面是用EXT做的的.效果好. 采用了Ajax即时搜索技术,里面的图表分析是用jFreechart做的, 开始觉得很难,现在想想,其实也没什么.见证了我的成长,希望每个人都在自己的路上有所收获.(因为这是我和另一个朋友一起做的,所以数据库我就不给了,有需要的可以在我空间留邮箱,有时间我会发的.) 包含内容: 00背景资料 01项目计划 02需求分析 03功能分析 04界面原型 05软件配置管理计划 06软件项目风险计划 07软件项目沟通计划 08软件项目质量计划 09概要设计 10系统详细设计 11数据库设计 12测试文档 13用户手册 14项目结束过程 15系统源码
2021-12-06 11:29:29 16.62MB 源代码
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数字风险防护管理,简称DRP(Digital Risk Protection),目前通常由企业内不同团队来完成,各自运营并着重于不同业务单元,致力于保护企业的数字足迹、数字资产。企业通过逐步建立跨职能的信任与安全团队(trust and safety teams),以洞察与客户的整体互动过程,避免数字资产被不法分子侵害。
2021-09-29 17:00:10 6.19MB DRP 数字风险 钓鱼欺诈 数据泄露
Industrial communication networks – High availability automation networks
2021-09-08 19:32:40 1.29MB DRP
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