硬件描述语言 是硬件设计人员和电子设计自动化
工具之间的界面 其主要目的是用来设计文件 建立电子系统行为级的仿真
模型 即利用计算机的巨大能力对用 或 建模的复杂数字逻辑进行仿真
然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表 ??????? 根据
网表和某种工艺的器件自动生成具体电路 然后生成该工艺条件下这种具体电路的延时模
2022-04-12 22:34:19
19.93MB
1
以前在例化一个module的时候，总需要手动修改，手动排版，使用作者写的小工具能避免这种繁琐！选择模块声明，ctrl + c，再按下ModuleEase组合键，ctrl + v，就能出现整齐的例化！参照：
https://blog.csdn.net/Mr_liu_666/article/details/103650791
2021-11-24 15:39:45
133KB
1
完美破解VHDL转换verilog小工具。转换时，路径不要有中文名称，用“/”代替自动生成的"\",如果还有错误，请打开源文件，检查是否有语法错误，部分不识别中文注释。
2021-04-26 16:41:16
19.26MB
1