VHDL转Verilog工具.rar

FPGA VHDL Verilog HDL

硬件描述语言是硬件设计人员和电子设计自动化工具之间的界面其主要目的是用来设计文件建立电子系统行为级的仿真模型即利用计算机的巨大能力对用或建模的复杂数字逻辑进行仿真然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表 ??????? 根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模

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