（1）4个按键分别设置4位数码管上的显示数字，当按键设置的数字与设置的4位密码一致时，蜂鸣器响，表示锁打开； （2）具备通过按键手动修改数字密码的功能； （3）具备按键消抖电路功能； （4）一定时间内无操作数字显示回到初始状态，数码管显示倒计时。

本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。

大三信号处理项目设计

基于VHDL程序设计教程的课后作业习题等的简单讲义，都是自己做的，可能其中会有很多问题，希望大家帮忙解决啊。

FPGA课程设计——交通灯设计 题目要求 （1） 以车为主体，绿灯、黄灯、红灯、绿灯依次点亮； （2）十字路口，具有两组红绿灯； （3）采用倒计时显示剩余时间，数码管动态显示； （4）红绿灯时间按键可调。

FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示） 本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。 详情请见课程设计专栏博文

通过matlab生成mif文件生成正弦波、方波、锯齿波，并调用ROM.IP核生成仿真输出相应三种波形

Verilog电子课程设计-洗衣机控制器fpga设计实现文档+quartus9.1工程源码文件,可以做为你的学习设计参考。 一、课程设计名称 智能洗衣机控制器的设计 二、设计内容与要求 ① 设计一个智能洗衣机控制器，能够实现洗衣，漂洗和脱水的功能。 ②要求能够使用按键模拟对洗衣机的控制，能够设置工作模式，为了便于观察，将洗衣机设定的工作模式(1~5)和整个过程所剩的工作时间用数码管显示出来(时间分辨率为1分钟)，能够将洗衣机当前所处的状态（注水，洗衣，排水，甩干）用发光管或者数码管显示出来。 【模式1】 ：洗衣模式－－强力洗（ 洗衣30分钟） 【模式2】 ：洗衣模式－－普通洗（洗衣20分钟） 【模式3】 ：洗衣模式－－轻柔洗（洗衣10分钟） 【模式4】 ：漂洗模式 【模式5】 ：甩干模式 注：在以上5个模式中，每次注水1分钟，漂洗5分钟，排水1分钟,甩干1分钟，模式1～3的洗衣时间如上所示，具体的洗衣步骤如下： 【模式1～3】：注水->洗衣->排水->甩干->注水->漂洗->排水->甩干 ->注水->漂洗->排水->甩干。 【模式4】：注水->漂洗->排水->甩干->注水->漂洗->排水->甩干。 【模式5】：甩干。 【要求】：实现逻辑控制过程，可以选择性的加入注水口无水报警等人性化的状态提示，操作完毕使用蜂鸣器鸣叫两秒提示。 ③ 画出洗衣机控制器的状态机，写出状态编码方案。 ④ 用Verilog语言对设计进行描述，设计一个测试方案，并能够下载到实验板上调试成功。 3.输入输出设计（按键，数码管，LCD，键盘，蜂鸣器） （1）输出显示部分： A.LCD显示屏（拓展）：用于显示洗衣机出于何种工作模式，采用的型号为1602显示屏，4位数据输入，接5V供电电源。 模块： lcd lcd(R, clk, LCD_E, LCD_RW, LCD_RS, SF_D); lcd_pre lcd_pre(clk, state_dis, R); 显示内容： 7'b1100000: R <= " Strong "; 强力洗 7'b1000000: R <= " Middle "; 普通洗 7'b0100000: R <= " Soft "; 轻柔洗 7'b0010000: R <= " Add "; 注水 7'b0001000: R <= " Potch "; 漂洗 7'b0000100: R <= " Drain "; 排水 7'b0000010: R <= " Dry "; 甩干 7'b0000001: R <= " Finish "; 完成 default R <= " Welcome "; 初始状态 B.数码管：用于显示剩余时间，使用开发板自带的4个数码管。将四位时间分别写入四个数码管中。 （2）输入控制部分： 拨码开关（8个键）：5个键控制5种模式，复位键（reset1）个，时间速度控制键1个，无水警报键1个； 模块： Module act(clk1,clk2,clk_sel,clr,sel,warn,state_dis,dis_ts1,dis_ts2,dis_tm1,dis_tm2,LEDW); 4.核心运算模块 （1）时序控制： 通过设置tm1,tm2,ts1,ts2四个变量，对每个状态进行计时，达到时序控制的作用。 B.状态转换：

牟海维,韩建,赵丽华 编著 哈尔滨工程大学出版社 出版

本课程设计包含时间、DS18B20温度、LCD1602显示、BCD转码等模块 使用Verilog语言编写 分模块编写 轻松移植 可对时间进行调整 附含详细注释、相关资料、实验报告、PPT