编程语言为Verilog，工程包含DAC数模转换、ADC采集、FIFO存储器、UART串口发送等部分。可实现128点连续AD采集，代码中可通过改变FIFO存储器的深度、adc_fifo.v和fifo_uart_tx.v两个模块中的计数器改变采集的点数。系统留出了Start端口，可连接按键，实现一键采样，全程自动采样并且通过串口发送采集到的数据。工程中还添加了整套系统的仿真文件，可通过modelsim实现仿真，代码讲解对应《FPGA学习笔记》专栏下的《数据采集传输系统设计》系列文章。

这是大三下学期的课程设计，有摘要、目录、正文；题目为FIFO存储器设计，很详细的课程设计哦 ，对课程设计很有帮助。

前言 在CSDN社区看了很多FIFO的C语言实现，发现大多写的很复杂，看不懂。FIFO机制在嵌入式开发中串口数据收发处理相当方便，因此决定分享一下C语言的实现方法。代码很简单，就两个函数:fifo_put和fifo_get,可以结合串口直接进行调用，在项目中使用过。 FIFO环形存储器读写说明 为了解释方便，定义几个变量fifo.in：写入地址指针，fifo.out：读取地址指针，fifo.count已经存储数量，fifo.size：存储器总容量，fifo.buffer：存储器存储内容空间。以下以10个字节大小的空间说明对环形存储器的读写机制。 1.初始化时存储器状态如下： 2.写入5个字节

基于VHDL的FIFO存储器设计，作为一种硬件描述语言的VHDL又有强大硬件描述功能