cyclone4 FPGA EP4CE10F17C8N设计数字时钟quartus工程源码+WORD说明文档， 本设计采用FPGA，实现核心控制。利用独立按键当作输入，利用六位一体的共阳极数码管作为显示设备。具体要求如下： 1. 数字钟要求显示时间、日期、闹钟时间。本设计采用verilog，芯片为50MHZ的EP4CE10F17C8N，实现核心控制。 2. 显示时利用小数点将所显示内容分开。（例：19.12.55） 3. 外部输入的按键有，切换按键，调整按键，加按键，减按键。具体功能如下： 数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作，三种状态均可用增减两个按键进行调整，对于选中的数码管调整位，通过闪烁表示已经选中，例如：首先切换至日期，选中表示“年”的数码管，那么选中的位进行0.5秒的闪烁表示选中，其次可通过增减按键进行数字的增减。另外在按键消抖后，每次按键按下，蜂鸣器响表示已经按下；设定的闹钟到时候，按下任何按键均停止蜂鸣器，若没有按键按下，蜂鸣器长响至1min时长后，自动停止。 module digital_clock (clk,rst_n,key_add,key_sub,key_adjust,key_switch,beep, seven_tube_sel,seven_tube_seg); input clk; input rst_n; input key_add; input key_sub; input key_switch; input key_adjust; output beep; output [7:0] seven_tube_seg; output [2:0] seven_tube_sel; wire flag_add; wire flag_sub; wire flag_adjust; wire flag_switch; wire [23:0] show_data; wire flag_alarm; wire [5:0] dp_en; key_processor key_processor_inst( .clk (clk), .rst_n (rst_n), .key_add (key_add), .key_sub (key_sub), .key_adjust (key_adjust), .key_switch (key_switch), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch) ); digital_clock_ctrl digital_clock_ctrl_inst( .clk (clk), .rst_n (rst_n), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch), .show_data (show_data), .flag_alarm (flag_alarm) ); seven_tube_drive seven_tube_drive_inst( .clk (clk), .rst_n (rst_n), .show_data (show_data), .dp_en (6'b010100), .seven_tube_seg (seven_tube_seg), .seven_tube_sel (seven_tube_sel) ); beep_drive beep_drive_inst( .clk (clk), .rst_n (rst_n), .flag_alarm (flag_alarm), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch), .beep (beep) ); endmodule

Cyclone4 FPGA读写高速AD-TLC549+DA-AD9708模块实验Verilog逻辑源码Quartus工程+文档资料 module DA_AD9708_BASE ( //input input sys_clk , //system clock; // input sys_rst_n , //system reset, low is active; input [3:0] key , //output output reg [7:0] DA_DATA , output reg DA_CLK , output reg [7:0] LED ); //Reg define reg [7:0] div_cnt ; //Wire define //************************************************************************************ //** Main Program //** //************************************************************************************ assign sys_rst_n = 1'b1 ; // counter used for div osc clk to ad ctrl clk 50M/4 = 12.5Mhz always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) div_cnt <= 8'b0; else div_cnt <= div_cnt + 8'b1; end //gen DA_CLK always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) DA_CLK <= 1'b0 ; else if ( div_cnt == 8'd0 ) DA_CLK <= ~DA_CLK ; else ; end //display AD sample data to LED always @(posedge DA_CLK or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) DA_DATA <= 8'b0; else DA_DATA <= { key, key }; end //display AD sample data to LED always @(posedge DA_CLK or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) LED <= 8'b0; else LED <= { key, key } ; end

4CE6E22C8&EP3C10E144C8 FPGA开发板ALTIUM设计硬件原理图+PCB文件,2层板设计，大小为117x100mm，双面布局布线，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。 主要型号列表： Library Component Count : 43 Name                Description ---------------------------------------------------------------------------------------------------- 40MHZ AIC1117              AT24C02              BATTERY             Battery CAP                 Capacitor COAX-F              RF Coaxial PCB Connector, MCX; Thru-Hole, Right-Angle Mount Socket, Blunt Post Terminal, 50 Ohm Impedance CON6                Connector CON_RS_485          CON_RS_485 CRYSTAL             Crystal Cap Pol1            Polarized Capacitor (Radial) DB9                  DS1302               ELECTRO1            Electrolytic Capacitor EP3C10E144C8        Cyclone III Family FPGA, 94 I/O Pins, 4 PLLs, 144-Pin EQFP, Speed Grade 8, Commercial Grade EPCS_DEVICE          HS0038 HY57V641620          Header 2            Header, 2-Pin Header 20X2         Header, 20-Pin, Dual row Header 5            Header, 5-Pin Header 5X2          Header, 5-Pin, Dual row Header 8X2          Header, 8-Pin, Dual row INDUCTOR2            LCD12864             LCD_1602 LED                  LED2                Typical RED, GREEN, YELLOW, AMBER GaAs LED LED4 LM75                 MAX232               MAX3485 PNP                 PNP Transistor POT2                Potentiometer RES RES 1*4              SPEAKER              SW-DIP4             DIP Switch SW-PB ULN2003              USB_CON              VGA                  W25X16              W25X16;SST25VF016;MX25L1605 sd card omponent Count : 37 Component Name ----------------------------------------------- 8P4R_0603 0603 0805 1117 1210 9013_SOP2 BAT600 BEEP care handle CON_RS485 CRYSTAL_32768_long DB9M DIP-8 EQFP144_N HDR1X5 HDR1X20 HDR2X5_JTAG HDR2X8 HDR2X20 HS0038 KEY2 LED0805 MAX232 MCX5.08-H5 OSC - V2.0 PS/2_NEW RW SDCARD SEG_LED SIP16 SO-16 SOIC-8 SOIC8YG SW6 TSOP54 USB VGA

cyclone4 FPGA读写DAC芯片TLC5615实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为EP4CE6E22C8,可以做为你的学习设计参考。 module TLC5615_display (clk, //�ڲ�ʱ�� sclk, //TLC5615 sclkʱ�ӽ� din, //TLC5615 din���ݽ� cs); //TLC5615 csƬѡ input clk; output din; output cs; output sclk; reg din; reg cs; reg sclk; reg[3:0] count1,count2,count3; reg[9:0] din_reg; //10λ���ݼĴ��� initial //��ʼ�� begin cs=1; din=0; count1=0; count2=0; count3=0; din_reg=10'd250; //ʵ���߿��Ը�����Ҫ�޸�10Ϊ�������� end /*** sclk��Ƶ������Ϊ2.5MHz ***/ always@(posedge clk) begin if(count3==4'd9) begin sclk<=~sclk; count3<=0; end else count3=4'd12&&count1<4'd15) begin cs<=1; //���Ƭѡ count1<=count1+4'd1; end else if(count1==4'd15) begin count1<=0; end else begin cs<=0;

cyclone4 FPGA 读写sdram_Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。

DE2i-150 EP4CGX150 cyclone4 FPGA开发板配套光盘资料硬件文档资料+verilog设计工程例程文件

EP4CE10E22C8+SDRAM CYCLONE4 FPGA最小系统板ALTIUM设计原理图+PCB+封装库文件，采用2层板设计，板子大小为93x58mm，双面布局布线..主要器件为FPGA EP4CE10E22C8（EQFP144_N封装），EPCS4，SDRAM HY57V561620D等。Altium Designer 设计的工程文件，包括完整的原理图、PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。