altra fpga开发示例-倒计时器:适用于飓风4 ep4ce6f17c8板子,黑晶开发平台.verilog 代码,也可以迁移至其他嵌入式开发平台,只不过引脚要重新定义
2022-05-05 11:29:35 12.6MB fpga verilo
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AX301开发板原理图及PCB版图,可直接用于PCB电路印刷,图纸清晰,元器件封装齐全,适合FPGA初学者使用,可用于对开发板的改进。
2021-09-14 13:04:36 4.17MB AX301 PCB 原理图
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FPGA片内RAM读写测试 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。 imescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// module ram_test( input clk, //50MHz时钟 input rst_n //复位信号,低电平有效 ); //----------------------------------------------------------- reg[8:0] w_addr; //RAM写地址 reg[15:0] w_data; //RAM写数据 reg wea; //RAM PORTA 使能 reg[8:0] r_addr; //RAM读地址 wire[15:0] r_data; //RAM读数据 //产生RAM地址读取数据测试 always @(posedge clk or negedge rst_n) if(rst_n==1'b0) r_addr <= 9'd0; else r_addr <= r_addr+1'b1; ///产生RAM写入的数据 always@(posedge clk or negedge rst_n) begin if(rst_n==1'b0) begin wea <= 1'b0; w_addr <= 9'd0; w_data <= 16'd0; end else begin if(w_addr==511) begin //ram写入完毕 wea <= 1'b0; end else begin wea<=1'b1; //ram写使能 w_addr <= w_addr + 1'b1; w_data <= w_data + 1'b1; end end end //----------------------------------------------------------- //实例化RAM ram_ip ram_ip_inst ( .wrclock (clk ), // input wrclock .wren (wea ), // input [0 : 0] wren .wraddress (w_addr ), // input [8 : 0] wraddress .data (w_data ), // input [15 : 0] data .rdclock (clk ), // input rdclock .rdaddress (r_addr ), // input [8 : 0] rdaddress .q (r_data ) // output [15 : 0] q );
cyclone4 FPGA 读写sdram_Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。
cyclone4 FPGA 读写片内FIFO读写测试 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。
cyclone4 FPGA 按键消抖实验测试 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。
cyclone4 FPGA PWM蜂鸣器实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8,Quartus版本17.1。
EP4CE6F17C8原理图+用户手册,适合入门参考
2021-05-05 16:08:29 1.91MB CycloneIV EP4CE6F17C8AD FPGA AD
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EP4CE6F17C8的AD原理图及PCB以及用户手册 包含一个DDS的verilog设计
2021-03-31 16:08:04 12.66MB FPGA DDS PCB
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Cyclone IV EP4CE6F17C8 FPGA开放板硬件设计文件 AD版原理图+PCB(4层板),采用4层板设计,板子大小为130x90mm,双面布局布线,FPGA芯片为Cyclone IV系列中的EP4CE6F17C8,主要器件包括SDRM HY57V2562GTR,24LC04,PL2303,VGA接口,SD卡座,实时时钟DS1302,6位数码管等。AltiumDesigner 设计的工程文件,包括完整的原理图及PCB文件,可以用Altium(AD)软件打开或修改,可作为你产品设计的参考。