verilog实现卷积神经网络CNN，包括卷积层，Relu激活层，FC全连接层，pool池化层，输入图片需要满足28*28

基于verilog的CNN卷积神经网络实现，平台ISE，提供coe格式的权值参数。包括3个层，每一个层都有卷积层，池化层，激活层。需要设置rom核来调用coe文件。平台为ISE14.7

基于quartusii的CNN卷积神经网络的verilog开发含report

来自MIT深度学习团队撰写的FPGA CNN加速技术简介，里面有很多干活哦！

CNN - FPGA 项目由来   毕业设计，为了蹭热点，选了几个和人工智能相关的课题，本意是希望通过毕业设计让自己了解一下机器学习，比如CNN一类的。很不幸，被体系结构实验室的老师抢走了。于是就面临了这个偏硬件的课题，用FPGA加速人工智能算法。   毕竟只是本科毕业设计，这个课题在我手里就变成了用FPGA加速CNN，本来的目的还是要完成，在大致了解了CNN之后，还是在极不情愿中做完了这个项目。   项目本质很简单，使用Verilog实现了一些CNN的模块。几乎没有多少实用价值。 另外，和大多数FPGA加速CNN的项目一样，本项目只能运行推断，不能学习，所以没有后向传播这不怪我，Xilinx自己都已经放弃治疗了。 使用   模块设计上参照了tensorflow。因为使用了全并行的设计，所以没有引入时序，也没有做流水线我不信哪块FPGA板子的部件延迟会大过总线周期，所以在资源占用上很不合理

PipeCNN: An OpenCL-Based Open-Source FPGA Accelerator for Convolution Neural Networks