这是我们数电实验题目：
使用74ls160和74ls161设计24进制计数器即：
用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器，连接成二十四
进制的计时电路。输入信号为数字脉冲信号。
2022-05-02 14:56:31
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同步24进制计数器FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module cnt_24(ten,one,co,clk,clr);
input clk; //输入时钟
input clr; //清零输入端
output co; //进位输出端
output[3:0] ten,one; //十位输出，个位输出
reg co; //进位输出端寄存器
reg[3:0] ten,one; //十位输出寄存器，个位输出寄存器
always@(posedge clk) //时钟上升沿触发
begin
if(clr) //判断清零信号是否有效，即为1
begin
ten<=0; //十位清零
one<=0; //个位清零
end
else
begin
if({ten,one}==8'b00100011) //判断是否计数到23
begin
ten<=0; //十位清零
one<=0; //个位清零
co<=1; //进位置1
end
else if(one==4'b1001) //判断各位是否为9
begin
one<=0; //是的话个位置0
ten<=ten+4'b1; //十位自加1
co<=0; //进位置0
end
else
2021-08-23 13:06:53
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工程实现：在LCD液晶显示屏上显示数字时钟，自动按秒计时，可由用户通过按键控制时钟暂停，并设置时、分的值。
程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。
经测试，工程可成功下载到开发板上并运行。相关博文见主页。
2021-07-23 14:03:07
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