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用verilog编写16位加法器乘法器自动售货机.pdf

包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二十六位加减法器、实验三十六位的乘法器、实验四自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

2024-01-13 20:00:08 282KB verilog 16位加法器 16位乘法器

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超前16位加法器可运行.txt

采用4位超前进位加法器构成，用流水线结构实现，运行速度更快，已用quartus仿真，准确实现有符号位加法运算

2024-01-13 19:15:05 2KB Verilog 超前进位加法器

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add4.v 实现16位加法器

本成勋可以实现16位加法器并且实现了层次化设计，有利于初学者学习fgpga，代码可靠易懂，是一个很好的参考程序

2022-06-05 22:19:17 1KB verilog

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verilog实现2级流水线结构的16位加法器

由于在网上和书上看到的流水线结构全是基于阻塞赋值的，结果输出是正确的（大部分时间），但是存在亚稳态的情况，

2021-12-12 11:39:31 65KB verilog 16位加法器 文章 硬件设计

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