数字式抢答器 基于FPGA的四人参赛的数字式抢答器设计方案

1）设计制作一个容纳4组参赛队的数字式抢答器，每组设置一抢答按钮供抢答者使用。 2）设计抢答者的输入抢答锁定电路、抢答者序号编码、译码和显示电路。 3）设计定时电路，声、光报警或音乐片驱动电路。 4）设计控制逻辑电路，启动、复位电路。

基于FPGA数字式竞赛抢答器（三人），本次设计内容是通过VerilogHDL语言在IES Design Suite14.7，实验要实现的基本功能是 主持人按下开始，三个人抢答，主持人可以给选手加分或者减分，分数用数码管来显示。以下是主要功能和指标： （1）设计一个可容纳3组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出1~2秒的音响。 （5）设置一个计分电路，每组开始预置10分，由主持人记分，答对一次1分，答错一次减1分。

一、设计目的………………………………………………1 二、设计内容及要求………………………………………1 三、设计原理………………………………………………1—5 四、主要仪器与设备………………………………………5 五、电路安装与调试………………………………………5—6 六 、设计体会与建议 ……………………………………6