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基于74LS160的N进制计数器仿真设计

针对任意进制（N进制）计数器的设计目的，采用反馈复零法对基于同步十进制计数器74LS160进行设计，分别采用异步清零法实现了6进制计数器和同步置数法实现7进制计数器的设计，通过应用EWB软件对所设计的电路进行仿真实验，仿真结果表明设计的计数器能实现所要求的N进制技术功能。最终得出采用反馈复零法可以实现进制计数器的结论。

2022-06-15 14:29:51 694KB 74LS160 EWB 异步清零法 同步置数法

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Verilog4位寄存器程序（可调时钟周期）

Verilog FPGA 4位寄存器异步清零同步置数可调时钟周期

2022-05-17 11:12:01 147KB Verilog FPGA 4位寄存器 异步清零

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异步清零和同步清零置数区别

本文以实例的方式讲解了异步清零和同步清零置数区别以及区分方法，希望对你有所帮助。

2021-12-03 08:40:42 62KB 异步清零 同步清零 置数 数字电路

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一个带异步清零端的同步可逆模10计数器

一个带异步清零端的同步可逆模10计数器。同时提供1位LED数码管计数显示。M为控制端，M=0，增1计数器，M=1，减1计数器；clr为清零端，高电平有效。Start:启动信号，高电平有效。

2021-10-22 20:16:55 282KB SOC 计数器 FPGA Verilog

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VHDL 实验三含异步清零和同步使能的加法计数器

这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向下）则加法器不工作。

2021-06-25 15:02:30 398KB vhdl fpga/cpld

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EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

2021-06-10 19:28:28 141KB 含异步清零和同步时钟的模可变计数器设计

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异步清零T触发器的VHDL代码以及

vhdl 触发器设计 T触发器 QUARTUS II 实现

2020-12-17 22:38:13 160KB 异步清零 T 触发器 VHDL

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异步清零、技术使能、数据加载等不同使能的4位计数器的Verilog源程序以及对应的testbench测试程序和仿真波形

异步清零、技术使能、数据加载等不同使能的4位计数器的Verilog源程序以及对应的testbench测试程序和仿真波形，已经测试过了，已经测试过了，欢迎下载，收取大家2个财富值，希望大家多多包涵，自己的csdn账号也没有财富值了。

2020-01-03 11:22:28 336KB Verilog 4位计数器 testbench

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