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易语言超级
延时模块
易语言超级
延时模块
源码,超级
延时模块
,超级延时,CreateWaitableTimerA,SetWaitableTimer,MsgWaitForMultipleObjects
2024-03-02 19:15:06
4KB
易语言超级延时模块源码
超级延时模块
超级延时
1
易语言-易语言超级
延时模块
源码
高精度延时,cpu占用低,窗口不卡死,一次最大可延时几年 (无返回值) 易语言源码下载
2021-07-02 11:03:39
2KB
易语言模块源码
1
使用Verilog编写的脉冲信号
延时模块
/**************************************************************************************************/ //功能简介:使用Verilog编写的一个脉冲信号
延时模块
,延时时长可设定(小于输入脉冲周期),可精确到一个时钟周期 //代码有详细注解,设计项目验证可用,原项目是对一个周期为2ms,高电平脉宽为5us的脉冲信号延时100us输出 /**************************************************************************************************/
2020-01-10 03:06:20
1KB
脉冲信号延时
Verilog
1
输入输出延迟单元IODELAY简介
每个I/O模块包含一个可编程绝对延迟单元,称为IODELAY。IODELAY可以连接到ILOGIC/ISERDES或OLOGIC/OSERDES模块,也可同时连接到这两个模块。IODELAY是具有64个tap的环绕延迟单元,具有标定的tap分辨率(见附图1)。IODELAY可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路,还可以在内部资源中直接使用。IODELAY允许各输入信号有独立的延迟。
2019-12-21 22:03:54
300KB
IODELAY
xilinix原语
延时模块
1
verilog
延时模块
硬件verilog代码写得,很好用在实际工程中大规模应用过,有用需求的可以下来看看
2019-12-21 20:24:54
1KB
verilog
1
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