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IODELAY
输入输出延迟单元
XILINX fpga开发中,使用
IODELAY
模块控制信号的输入和输出延迟过程
2021-03-19 10:04:38
314KB
IODELAY
1
输入输出延迟单元
IODELAY
简介
每个I/O模块包含一个可编程绝对延迟单元,称为
IODELAY
。
IODELAY
可以连接到ILOGIC/ISERDES或OLOGIC/OSERDES模块,也可同时连接到这两个模块。
IODELAY
是具有64个tap的环绕延迟单元,具有标定的tap分辨率(见附图1)。
IODELAY
可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路,还可以在内部资源中直接使用。
IODELAY
允许各输入信号有独立的延迟。
2019-12-21 22:03:54
300KB
IODELAY
xilinix原语
延时模块
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