Verilog的任务及函数-Verilog超详细教程
Verilog的任务及函数
结构化设计是将任务分解为较小的，更易管理的单元，并将可重用代码进行封装。这通过将设计分成模块，或任务和函数实现。
任务（task)
通常用于调试，或对硬件进行行为描述
可以包含时序控制（#延迟，@, wait）
可以有 input，output，和inout参数
可以调用其他任务或函数
函数(function)
通常用于计算，或描述组合逻辑
不能包含任何延迟；函数仿真时间为0
只含有input参数并由函数名返回一个结果
可以调用其他函数，但不能调用任务
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