verilog 编写的32位加减法器

Verilog 32位加减法器

用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。

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评论信息

qq_39578269 :

才看30行代码，在组合逻辑里面产生的环路，锁存器，真是误人子弟啊
2018-08-12
u013926658 :

很有借鉴价值
2016-10-17
xiaoyiqing007 :

不错，很详细，对于初学者很好
2016-05-10
iceleess :

不错，可以用来解决我的复杂问题
2016-03-17
beizhengren :

很好很详细，非常实用
2015-04-27

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