ST S25FL040 Sefial Flash Verilog Model

经典的FPGA学习教材，全书1196页，几乎覆盖学习FPGA的所有知识点，包括语言介绍、开发，测试等等

实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： 全加器的设计: 全加器原理图如下：…………………………………………………………………………………………………………………………………………………………

CPLD与VHDL语言编程实例，每一个实例都有非常详细的说明与解释，很容易看懂

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VHDL数字电路设计教程-巴西-Pedroni-王志功译 一本VHDL的经典学习书籍，高清，带书签！

基于VHDL语言的直接序列扩频通信系统发射模块的实现

AXI4验证组件库 AXI验证组件库实现了以下验证组件： 掌握爆裂 带有突发的内存响应器 交易响应者-不爆裂 掌握 记忆回应者 交易响应者 发射机 接收者 包括测试台 测试平台位于Git存储库中，因此您可以运行模拟并查看有关如何使用模型的实时示例。 AXI项目结构 AXI4 常见的src 轴4 src 试验台 Axi4Lite src 试验台 AxiStream src 试验台 建筑依赖 在构建此项目之前，必须按顺序构建以下库 有关构建OSVVM库的简单方法，请参见库。 AXI4 /通用/ src 包含由Axi4，Axi4Lite和AxiStream共享的软件包。 Axi4LiteInterfacePkg.vhd 定义Axi4Lite接口记录 Axi4InterfacePkg.vhd 定义Axi4全接口记录 Axi4CommonPkg.vhd 由Axi4，Axi4L

EDA课程设计，文档采取毕业论文式排版，包含源码，测试和结果图，及其原理阐述 一、要求： (1)恰当地运用所学理论知识，对总体方案进行必要的技术、经济比较，然后选定较佳的设计方案。 (2) 编写各模块VHDL源程序,绘制原理框图、顶层电路模块划分图、系统总原理图电路图、流程图采用规范的标准绘制，要求设计参数正确、布局合理。 二、技术指标： 1、设定洗衣机的电机按照设定的正转、反转、暂停三种状态规律运转。 2、设定洗衣机的工作时间，要求洗衣机在工作时间内完成定时启动--正转20秒--暂停10秒--反转20秒--暂停10秒--定时未到回到“正转20秒 --暂停10秒 ……”，定时到则停止，同时发出提示音。 3、用两位数码管预置洗涤时间（分钟数） ，洗涤过程在送入预置时间后开始运转，洗涤中按倒计时方式对洗涤过程作计时显示，用 LED 表示电机的正、反转，如果定时时间到，则停机并发出音响信号。

具有时、分、秒计数显示功能，以24小时循环计时，时钟计数显示时有LED灯的花样显示，具有调节小时、分钟及清零的功能。